学习项目1译码器设计应用 1
教学导航1 1
1.1EDA技术的特点与发展趋势 2
1.1.1 EDA技术的发展历史 2
1.1.2 EDA技术的特点 3
1.1.3 EDA技术的发展趋势 4
1.2译码器逻辑功能分析 6
1.2.1译码器的逻辑功能 6
1.2.2译码器的扩展及应用 11
1.3译码器原理图输入设计 12
1.3.1 EDA开发软件——QuartusⅡ 13
1.3.2编辑文件 14
1.3.3创建工程 16
1.3.4编译 21
1.3.5仿真 22
1.3.6引脚设置与下载 27
操作测试1原理图方式输入电路的功能分析 30
习题1 31
学习项目2频率计设计应用 32
教学导航2 32
2.1可编程逻辑器件基础 33
2.1.1可编程逻辑器件的特点及分类 33
2.1.2 PLD中阵列的表示方法 34
2.1.3 CPLD的结构和工作原理 35
2.1.4 FPGA的结构和工作原理 40
2.1.5 CLPD/FPGA产品系列 44
2.2频率计逻辑功能分析 46
2.2.1测频控制电路 47
2.2.2有时钟使能的2位十进制计数器 48
2.2.3锁存、译码显示电路 49
2.3频率计原理图输入设计 50
2.3.1 2位十进制计数器 50
2.3.2频率计顶层电路设计 54
2.3.3引脚设置与下载 57
操作测试2用原理图输入法设计8位全加器 58
习题2 60
学习项目3数据选择器设计应用 61
教学导航3 61
3.1 VHDL语言的特点与结构 62
3.1.1 VHDL语言的特点 62
3.1.2 VHDL程序的基本结构 63
3.2数据选择器逻辑功能分析 64
3.2.1数据选择器的逻辑功能 64
3.2.2数据选择器的扩展及其应用 66
3.3数据选择器VHDL设计 68
3.3.1 2选1数据选择器的VHDL描述 68
3.3.2 2选1数据选择器的语言现象说明 71
3.4数据选择器文本输入设计 76
3.4.1编辑文件 77
3.4.2创建工程 78
3.4.3编译 81
3.4.4仿真 81
3.4.5应用RTL电路观察器 83
3.4.6硬件测试 84
操作测试3优先编码器的VHDL设计 85
习题3 86
学习项目4全加器设计应用 88
教学导航4 88
4.1 VHDL数据结构 89
4.1.1 VHDL语言的标识符和数据对象 89
4.1.2数据类型、表达式 92
4.2全加器逻辑功能分析 98
4.2.1全加器的逻辑功能 98
4.2.2全加器的扩展及应用 100
4.3半加器的VHDL语言设计 101
4.3.1半加器与或门描述 102
4.3.2半加器与或门的语言现象说明 103
4.4全加器VHDL语言设计 107
4.4.1全加器描述 107
4.4.2全加器的语言现象说明 108
操作测试4全减器的VHDL设计 110
习题4 112
学习项目5寄存器设计应用 113
教学导航5 113
5.1寄存器逻辑功能分析 114
5.1.1基本寄存器的逻辑功能 114
5.1.2寄存器的扩展及应用 117
5.2寄存器VHDL语言设计 119
5.2.1 D触发器的VHDL描述 120
5.2.2 D触发器的语言现象说明 121
5.2.3实现时序电路的不同表述 124
5.2.4异步时序电路设计 127
5.3移位寄存器VHDL语言设计 128
5.3.1移位寄存器的描述 128
5.3.2移位寄存器的语言现象说明 129
操作测试5 JK触发器的VHDL设计 135
习题5 136
学习项目6计数器设计应用 138
教学导航6 138
6.1计数器逻辑功能分析 139
6.1.1各种类型计数器的逻辑功能 139
6.1.2计数器的扩展及应用 145
6.2.4位二进制加法计数器设计 148
6.2 4位二进制加法计数器的语言现象说明 148
6.2.2整数类型 149
6.2.3计数器设计的其他表述方法 149
6.3一般加法计数器设计 152
6.3.1十进制加法计数器设计 152
6.3.2六十进制加法计数器设计 155
6.3.3可作计数器使用的移位寄存器设计 157
操作测试6任意进制计数器的VHDL设计 159
习题6 160
附录A GW48CK/PK2/PK3/PK4系统万能接插口与结构图信号/芯片引脚对照表 161
参考文献 164