第1章 纳米CMOS的缩小问题及内涵 1
1．1 纳米CMOS时代的设计方法 1
1．2 使得性能改善得到延续所必需的创新 3
1．3 sub-100nm缩小的挑战和亚波长光刻综述 5
1．3．1 后道工艺的挑战（金属化） 5
1．3．2 前道工艺的挑战（晶体管） 10
1．4 工艺控制和可靠性 13
1．5 光刻问题和掩膜数据爆炸 14
1．6 新型的电路和物理设计工程师 15
1．7 建模的挑战 16
1．8 变革设计方法的需要 17
1．9 总结 19
参考文献 19
第2章 CMOS器件与工艺技术 22
2．1 前道工序的设备要求 22
2．1．1 技术背景 22
2．1．2 栅介质的缩小 24
2．1．3 应变工程 28
2．1．4 快速热处理技术 30
2．2 在CMOS尺寸缩小中与前道工序相关的器件问题 36
2．2．1 CMOS缩小的挑战 36
2．2．2 量子效应模型 38
2．2．3 多晶硅栅耗尽效应 40
2．2．4 金属栅电极 42
2．2．5 栅直接隧穿泄漏电流 43
2．2．6 寄生电容 45
2．2．7 需要关注的可靠性问题 48
2．3 后道工序互连线技术 50
2．3．1 互连缩放 51
2．3．2 铜互连技术 52
2．3．3 低k介质的挑战 54
2．3．4 未来的全局互连技术 55
参考文献 56
第3章 亚波长光刻的理论与实践 63
3．1 引言与成像理论概述 63
3．2 对100nm节点的挑战 65
3．2．1 100nm节点的k因子 65
3．2．2 重要的工艺波动 67
3．2．3 低k成像对工艺敏感性的影响 70
3．2．4 低k成像和聚焦深度的影响 71
3．2．5低k成像和曝光容限 71
3．2．6 低k成像及其对掩膜误差增强因子的影响 72
3．2．7 低k成像及其对像差的敏感性 73
3．2．8 低k成像以及CD变化与条宽的关系 74
3．2．9 低k成像和拐角处的圆角半径 76
3．3 分辨率增强技术：物理 78
3．3．1 专门的照明模式 79
3．3．2 光学邻近修正（OPC） 80
3．3．3 亚分辨率辅助图形 86
3．3．4 交替式相移掩膜 88
3．4 物理设计风格对RET和OPC复杂性的影响 91
3．4．1 特定照明条件 92
3．4．2 二维版图 94
3．4．3 交替式相移掩膜 98
3．4．4 掩膜版成本 101
3．5 发展前景：未来的光刻技术 103
3．5．1 发展之路：157nm光刻 103
3．5．2 进一步演化：浸没式光刻 104
3．5．3 巨大突破：EUV光刻 106
3．5．4 粒子束光刻 107
3．5．5 直写式电子束设备 108
参考文献 111
第4章 混合信号电路设计 115
4．1 引言 115
4．2 设计考虑 115
4．3 器件建模 116
4．4 无源器件 122
4．5 设计方法学 125
4．5．1 工艺测试基准电路 126
4．5．2 薄氧器件设计 126
4．5．3 厚氧器件设计 127
4．6 低压技术 129
4．6．1 电流镜 129
4．6．2 输入级 131
4．6．3 输出级 132
4．6．4 带隙基准 132
4．7 设计过程 133
4．8 静电放电保护 135
4．8．1 针对多电源情况的考虑 136
4．9 噪声隔离 137
4．9．1 保护环结构 137
4．9．2 隔离的NMOS器件 139
4．9．3 外延材料与体硅 139
4．10 去耦 140
4．11 主电源线 144
4．12 集成问题 144
4．12．1 芯片四角区域的影响 144
4．12．2 邻近电路的影响 145
4．13 总结 145
参考文献 146
第5章 静电放电保护设计 149
5．1 引言 149
5．2 ESD标准与模型 149
5．3 ESD保护设计 150
5．3．1 ESD保护方案 150
5．3．2 ESD保护器件开启的一致性 152
5．3．3 ESD注入与金属硅化物阻挡 153
5．3．4 ESD保护指导意见 154
5．4 针对高速I／O的低电容ESD保护设计 154
5．4．1 高速I／O或模拟引脚的ESD保护 154
5．4．2 小电容ESD保护设计 156
5．4．3 输入电容的计算 159
5．4．4 ESD鲁棒性 160
5．4．5 开启验证 161
5．5 混合电压I／O的ESD保护设计 165
5．5．1 混合电压I／O接口 165
5．5．2 混合电压I／O接口的ESD问题 165
5．5．3 混合电压I／O接口的ESD保护器件 167
5．5．4 混合电压I／O接口的ESD保护电路设计 170
5．5．5 ESD鲁棒性 172
5．5．6 开启验证 173
5．6 用于ESD保护的SCR器件 174
5．6．1 SCR器件的开启机制 175
5．6．2 基于SCR的CMOS片上ESD保护器件 176
5．6．3 SCR闩锁工程 183
5．7 总结 185
参考文献 186
第6章 输入／输出设计 193
6．1 引言 193
6．2 I／O标准 194
6．3 信号传输 195
6．3．1 单端缓冲器 195
6．3．2 差分缓冲器 196
6．4 ESD保护 199
6．5 I／O开关噪声 200
6．6 匹配 203
6．7 阻抗匹配 206
6．8 前置放大 206
6．9 均衡化 208
6．10 总结 209
参考文献 210
第7章 DRAM 212
7．1 引言 212
7．2 DRAM基础 212
7．3 电容的缩放 215
7．4 阵列晶体管的缩放 217
7．5 读出放大器的缩放 220
7．6 总结 223
参考文献 223
第8章 片上互连的信号完整性问题 225
8．1 引言 225
8．1．1 互连的品质因数 227
8．2 互连参数提取 228
8．2．1 互连的等效电路表示 229
8．2．2 RC的提取 232
8．2．3 电感提取 235
8．3 信号完整性分析 239
8．3．1 互连驱动器模型 239
8．3．2 RC互连分析 241
8．3．3 RLC互连分析 244
8．3．4 考虑噪声耦合效应的时序分析 247
8．4 信号完整性设计技术 249
8．4．1 物理设计技术 250
8．4．2 电路技术 254
8．5 总结 258
参考文献 259
第9章 超低功耗电路设计 263
9．1 引言 263
9．2 设计阶段的低功耗技术 264
9．2．1 系统级和结构级设计阶段的低功耗技术 264
9．2．2 电路级设计阶段的低功耗技术 265
9．2．3 设计阶段的存储器技术 269
9．3 运行阶段的低功耗技术 274
9．3．1 运行阶段的系统级和结构级低功耗技术 274
9．3．2 针对运行阶段的电路级低功耗技术 277
9．3．3 针对运行阶段的存储器低功耗技术 279
9．4 低功耗设计的技术革新 283
9．4．1 新颖的器件技术 283
9．4．2 组装技术革新 284
9．5 未来超低功耗设计的展望 285
9．5．1 亚阈区电路工作 285
9．5．2 容错设计 286
9．5．3 异步设计与同步设计 286
9．5．4 栅感应泄漏抑制方法 286
参考文献 287
第10章 可制造性设计 294
10．1 引言 294
10．2 最优和亚最优版图对比 295
10．3 全局布线DFM 300
10．4 模拟电路的DFM 301
10．5 一些基本规则 303
10．6 总结 304
参考文献 304
第11章 针对波动性的设计 305
11．1 波动性对未来设计的影响 305
11．1．1 电路设计中的参数波动 305
11．1．2 对电路性能的影响 307
11．2 减轻波动影响的策略 309
11．2．1 使偏斜最小化的时钟分布策略 309
11．2．2 针对波动性的SRAM技术 312
11．2．3 应对波动性的模拟电路策略 321
11．2．4 应对波动的数字电路策略 329
11．3 纳米CMOS工艺角建模方法 335
11．3．1 统计模型的需求 335
11．3．2 统计模型的使用 336
11．4 BSIM4模型的新特点 340
11．4．1 halo／packet注入 340
11．4．2 栅感应漏极泄漏和栅直接隧穿 341
11．4．3 建模的挑战 342
11．4．4 与建模相关的问题 343
11．4．5 模型总结 343
11．5 总结 343
参考文献 343