第1章 Altera系列FPGA的传统开发 1
1.1 FPGA的传统开发流程 1
1.2建立一个工程 2
1.2.1启动Quartus Ⅱ软件 2
1.2.2创建工程目录 2
1.2.3打开Quartus Ⅱ新工程向导 2
1.2.4设置工程目录、名称以及顶层模块 2
1.2.5添加设计文件 3
1.2.6指定芯片 3
1.2.7配置第三方工具 4
1.3设计输入 5
1.3.1添加设计文件 5
1.3.2配置芯片属性 6
1.3.3语法分析 6
1.4仿真和验证 7
1.4.1添加Altera仿真库 8
1.4.2行为仿真（RTL级仿真） 11
1.4.3功能仿真 16
1.4.4时序仿真 18
1.5下载运行 20
1.6用SignalTap Ⅱ观测信号 21
1.6.1新建SignalTap Ⅱ文件（stp） 21
1.6.2设置JTAG链 22
1.6.3添加观察信号 22
1.6.4 SignalTap信号配置 22
1.6.5观察信号波形 23
1.7时序约束TimeQuest 24
1.7.1使用TimeQuest 24
1.7.2执行时序分析 28
1.7.3查看时序分析结果 28
1.8优化 28
1.8.1全局优化 28
1.8.2综合优化 29
1.8.3适配优化 30
1.8.4使用优化向导 31
1.9功耗分析 32
1.10用图形方式开发 33
1.10.1生成自己的模块 33
1.10.2新建图形设计文件 34
1.10.3添加设计模块 34
1.11 Qsys系统集成工具入门 38
1.11.1 Qsys的设计流程 39
1.11.2 Tutorial简介 40
1.11.3创建Qsys功能模块系统 43
1.11.4整合层次化系统 59
1.11.5在系统控制台进行硬件验证 76
1.11.6对自定义组件进行仿真 83
第2章 Simulink HDL Coder&Filterbuilder 97
2.1基于Simulink HDL Coder的最新开发流程 97
2.1.1搭建流水灯的功能模型 97
2.1.2流水灯的代码模型 105
2.1.3联合仿真 106
2.1.4自动生成代码并建立工程 110
2.1.5 SignalTap Ⅱ测试 116
2.1.6硬件测试 119
2.2基于filterbuilder的滤波器设计实验 122
2.2.1选择要设计的滤波器类型 122
2.2.2设计高通滤波器参数 122
2.2.3查看所设计的高通滤波器响应曲线 123
2.2.4查看滤波器的纹波系数 124
2.2.5查看滤波器的冲激响应与极零点 124
2.2.6查看生成的滤波器系数 125
2.2.7创建定点模型 125
2.2.8生成VHDL代码 127
2.2.9速度优先与面积优先 128
2.2.10创建高通滤波器模块 128
2.2.11模型的功能验证 129
2.2.12用Fixed-Point Advisor/Fixed-Point Tool作定点化处理 132
2.2.13重新对定点模型进行功能验证 142
2.2.14生成符合要求的高通滤波器代码 143
2.2.15 对生成的VHDL代码进行SignalTap Ⅱ测试 143
第3章 DSP Builder标准模块库设计 144
3.1 DSP Builder标准模块库常用模块简介 145
3.1.1 Signal Compiler模块 145
3.1.2 SignalTap Ⅱ Logic Analyzer模块 146
3.1.3 TestBench模块 146
3.1.4 LUT （ Look-Up Table）查找表模块 147
3.1.5 Delay模块 148
3.1.6 Input模块 149
3.1.7 Output模块 150
3.1.8 Clock模块 150
3.1.9 HDL Import模块 151
3.1.10 Avalon-MM Master模块 153
3.1.11 Avalon-MM Slave模块 156
3.1.12 Avalon-MM Read FIFO模块 158
3.1.13 Avalon-MM Write FIFO模块 160
3.2 DSP Builder的开发流程 161
3.2.1 Qsys&DSP Builder的设计流程 161
3.2.2 DSP Builder标准库设计的特点 162
3.2.3使用DSP Builder标准库的情况 162
3.3添加DSP Builder设计到现有工程 162
3.3.1用DSP Builder标准库实现流水灯 163
3.3.2模型的功能验证 171
3.3.3硬件在环测试 171
3.3.4 SignalTap Ⅱ测试 172
3.3.5硬件测试 175
3.3.6在Quartus中设计数码管流动 183
3.3.7在现有工程中添加DSP Builder模型功能 189
3.4手写代码与模型自动代码所占资源的对比 196
3.5硬件在环测试（HIL） 198
3.5.1边缘检测的简介 198
3.5.2 HIL的测试方法 199
3.5.3 Burst模式 200
3.5.4 HIL图像边缘检测设计实例 201
3.6集成手写或遗留HDL代码 207
3.6.1隐式黑盒接口 207
3.6.2显式黑盒接口 207
3.6.3黑盒集成示例 207
3.6.4 SOPC Builder集成DSP Builder Design 223
3.6.5 Avalon-MM FIFO设计实例 252
3.7 SOPC Builder+IP+Nios Ⅱ+DSP Builder Design 263
3.7.1创建流水灯模型 263
3.7.2在SOPC系统中集成模型IP 266
3.7.3 Nios Ⅱ软件设计 267
第4章 DSP Builder高级模块库设计 271
4.1使用DSP Builder高级模块库的情况 271
4.2 DSP Builder高级模块库设计流程 272
4.2.1创建TestBench 274
4.2.2硬件实现 274
4.2.3设置系统参数 274
4.2.4硬件生成 276
4.2.5硬件验证 277
4.2.6高级模块库开发流程图示 277
4.3 DSP Builder高级模块库常用模块介绍 278
4.3.1基本模块库（Base Blocks） 279
4.3.2 ModelIP库 287
4.3.3 ModelBus库 288
4.3.4基原库（ModelPrim） 289
4.3.5 FFT库 292
4.4 DSP Builder高级模块库设计规则 293
4.4.1周期精确与延时 293
4.4.2连接模块协议 294
4.4.3时分复用（TDM）方法 294
4.4.4参数定义 295
4.4.5矢量化数据I/O 295
4.4.6连接ModelIP模块 295
4.4.7 ModelIP模块的延时显示 296
4.4.8基原子系统的延时显示 296
4.4.9基原子系统的延时约束 297
4.4.10 ModelIP模块的延时约束 297
4.4.11延时与Fmax约束冲突 298
4.4.12连接ModelIP模块与ModelPrim子系统 298
4.5 Fibonacci模型设计 298
4.5.1 Fibonacci数列的由来 299
4.5.2 Fibonacci模型的创建 299
4.5.3在Simulink中进行模型的功能仿真 306
4.5.4修改fibonacci模型 307
4.5.5输出生成的文件 309
4.5.6在ModelSim中进行代码的RTL级验证 309
4.5.7硬件在环测试 310
4.5.8 SignalTap Ⅱ测试 310
4.5.9创建Quartus Ⅱ工程 310
4.5.10将fibonacci设计集成到Qsys中 314
4.6数字下变频（DDC）系统设计 316
4.6.1 DDC原理介绍 316
4.6.2 DDC系统建模 319
4.6.3在Simulink中进行功能验证 330
4.6.4输出生成的文件 331
4.6.5在ModelSim中进行RTL级代码验证 333
4.6.6硬件在环测试 334
4.6.7 SignalTap Ⅱ测试 334
4.6.8创建Quartus Ⅱ工程 334
4.6.9将DDC设计集成到Qsys中 336
4.7高级模块库与标准模块库混合使用 339
4.7.1同时使用这两种模块的情况 339
4.7.2构建数字上变频混合模型 339
4.7.3在高级模块库中进行硬件在环测试 345
参考文献 351