第一部分 Verilog基础知识 2
第1章 Verilog HDL数字设计综述 2
1.1数字电路CAD技术的发展历史 2
1.2硬件描述语言的出现 2
1.3典型设计流程 3
1.4硬件描述语言的意义 4
1.5Verilog HDL的优点 5
1.6硬件描述语言的发展趋势 5
第2章 层次建模的概念 7
2.1设计方法学 7
2.2四位脉动进位计数器 8
2.3模块 9
2.4模块实例 10
2.5逻辑仿真的构成 12
2.6举例 12
14.5门级网表的验证 2 14
2.7小结 15
2.8习题 16
第3章 基本概念 17
3.1词法约定 17
3.2数据类型 20
3.3系统任务和编译指令 25
3.4小结 29
3.5习题 30
第4章 模块和端口 31
4.1模块 31
4.2端口 33
4.3层次命名 38
4.4小结 39
4.5习题 39
第5章 门级建模 40
5.1 门的类型 40
5.2门延迟 50
5.3小结 54
5.4习题 55
第6章 数据流建模 57
6.1连续赋值语句 57
6.2延迟 59
6.3表达式、操作符和操作数 60
6.4操作符类型 61
6.5举例 68
6.6小结 75
6.7习题 75
第7章 行为级建模 78
7.1结构化过程语句 78
7.2过程赋值语句 81
7.3时序控制 85
7.4条件语句 90
7.5多路分支语句 91
7.6循环语句 93
7.7顺序块和并行块 96
7.8生成块 100
7.9举例 105
7.10小结 110
7.11习题 111
第8章 任务和函数 114
8.1任务和函数的区别 114
8.2任务 115
8.3函数 119
8.4小结 123
8.5习题 124
第9章 实用建模技术 125
9.1过程连续赋值 125
9.2改写（覆盖）参数 127
9.3条件编译和执行 129
9.4时间尺度 132
9.5常用的系统任务 133
9.6小结 139
9.7习题 140
第二部分 Verilog高级主题 144
第10章 时序和延迟 144
10.1延迟模型的类型 144
10.2路径延迟建模 147
10.3时序检查 153
10.4延迟反标注 155
10.6习题 156
10.5小结 156
11.1开关级建模元件 158
第11章 开关级建模 158
11.2举例 162
11.3小结 167
11.4习题 167
第12章 用户自定义原语 169
12.1 UDP的基础知识 169
12.2表示组合逻辑的UDP 171
12.3表示时序逻辑的UDP 176
12.4UDP表中的缩写符号 180
12.5 UDP设计指南 181
12.6小结 181
12.7习题 182
第13章 编程语言接口 184
13.1 PLI的使用 186
13.2 PLI任务的连接和调用 186
13.3内部数据表示 188
13.4PLI库子程序 189
13.5小结 199
13.6习题 200
第14章 使用Verilog HDL进行逻辑综合 201
14.1什么是逻辑综合 201
14.2逻辑综合对数字设计行业的影响 203
14.3 Verilog HDL综合 204
14.4逻辑综合流程 208
14.6逻辑综合建模技巧 216
14.7时序电路综合举例 221
14.9习题 228
14.8小结 228
第15章 高级验证技术 230
15.1传统的验证流程 230
15.2断言检查 238
15.3形式化验证 239
15.4小结 241
第三部分 附 录 244
附录A 强度建模和高级线网类型定义 244
附录B PLI子程序清单 247
附录C 关键字、系统任务和编译指令 263
附录D 形式化语法定义 265
附录E Verilog有关问题解答 294
附录F Verilog举例 297
参考文献 307
译者后记 308