第1章 数制与逻辑代数 1
1.1 数制系统 1
1.1.1 十进制 1
1.1.2 二进制 1
1.1.3 八进制和十六进制 2
1.2 不同数制间的转换 3
1.2.1 十进制到非十进制的转换 3
1.3.1 二—十进制编码 4
1.3 二进制编码 4
1.2.3 二进制、八进制和十六进制之间的转换 4
1.2.2 非十进制到十进制的转换 4
1.3.2 格雷码 5
1.4 算术运算 6
1.5 数的表示 7
1.5.1 原码 7
1.5.2 反码 8
1.5.3 补码 9
第2章 布尔开关代数和逻辑原理 11
2.1 基本逻辑运算 11
2.2.1 逻辑函数表示 13
2.2 逻辑代数的基本定理及规则 13
2.2.2 逻辑代数的基本公理 14
2.2.3 逻辑代数的基本定律 14
2.2.4 逻辑代数的基本规则 15
2.2.5 逻辑运算中的常用公式 15
2.3 逻辑函数表达式的形式 16
2.3.1 逻辑函数表达式的一般形式 17
2.3.2 标准积之和式（最小项之和式） 17
2.3.3 标准和之积式（最大项之积式） 19
2.4 逻辑函数的代数化简法 20
2.3.4 不完全确定电路的SOP和POS式表达 20
2.4.1 常用的化简方法 21
2.4.2 或与式的化简 21
2.5 逻辑函数的卡诺图化简 23
2.5.1 卡诺图的构成 23
2.5.2 二变量和三变量卡诺图 24
2.5.3 四变量和四变量以上的卡诺图 24
2.5.4 逻辑函数与卡诺图的关系 25
2.5.5 卡诺图的特性 28
2.5.6 用卡诺图求逻辑函数最简“与或”式 29
2.5.7 包含无关项的函数化简 35
2.6.1 多输出端电路 37
2.6 逻辑函数简化中的实际问题 37
2.6.2 只有原变量输入的逻辑电路的简化 40
第3章 组合逻辑电路的分析与设计 41
3.1 逻辑电路设计标准 41
3.2 组合逻辑电路的基本概念 42
3.2.1 正负逻辑概念 42
3.2.2 完备集概念 44
3.3 组合电路的分析 45
3.3.1 组合电路的分析步骤 45
3.3.2 组合电路分析举例 45
3.4 组合逻辑的设计方法 49
3.5 多输出函数组合电路的设计 51
3.6 常用集成组合电路 53
3.6.1 编码器及其应用 53
3.6.2 译码器及其应用 58
3.6.3 数据选择器和数据分配器 67
3.6.4 数值比较器 74
3.6.5 奇偶检验产生器 80
3.6.6 算术电路 83
3.7 组合逻辑电路中的竞争冒险 89
3.7.2 竞争冒险的判别 90
3.7.1 产生竞争冒险的原因 90
3.7.3 消除竞争冒险的方法 92
第4章 触发器 94
4.1 基本RS触发器 94
4.2 ？锁存器 96
4.3 钟控RS触发器 97
4.4 D锁存器 98
4.5 边沿触发D触发器 99
4.6 主从RS触发器 100
4.7 主从JK触发器 101
4.8 边沿触发JK触发器 102
4.9 T触发器 103
第5章 时序电路的分析与设计 104
5.1 时序电路的一般概念 104
5.1.1 时序电路的特点 104
5.1.2 时序电路的分类 105
5.1.3 时序电路的描述方法 106
5.2 同步时序电路的分析 108
5.2.1 同步时序电路分析步骤 108
5.2.2 时序电路分析举例 111
5.3 同步时序电路的设计 113
5.3.1 原始状态转换图或状态转换表的形成 114
5.3.2 状态转化 116
5.3.3 状态分配 123
5.3.4 确定触发器，激励函数和输出函数 124
5.3.5 确定逻辑电路图 126
5.4 同步时序电路设计举例 126
5.5 异步时序电路分析 136
5.5.1 脉冲异步时序电路分析 136
5.5.2 电平异步时序电路分析 140
5.5.3 脉冲异步时序电路设计 147
5.5.4 电平异步时序电路设计 157
第6章 时序集成电路 173
6.1 寄存器及其应用 173
6.1.1 基本寄存器 173
6.1.2 并行寄存器 174
6.1.3 移位寄存器 177
6.2 计数器及其应用 191
6.2.1 异步二进制计数器 192
6.2.2 同步二进制计数器 194
6.2.3 触发器构成模N计数器 195
6.2.4 集成计数器及其应用 199
6.3.1 信号发生器 212
6.3 时序模块的应用 212
6.3.2 节拍分配器 215
6.3.3 并行数据—串行传输 215
6.3.4 程序分频器的实现 218
6.3.5 可编程序列产生器 219
第7章 可编程逻辑器件 221
7.1 专用集成电路 222
7.1.1 可编程逻辑器件 223
7.1.2 可编程只读存储器和可编程逻辑阵列 223
7.1.4 通用阵列逻辑 224
7.1.3 可编程阵列逻辑 224
7.2 现场可编程门阵列／复杂可编程逻辑器件概述 225
7.3 PLD/FPGA结构与原理 226
7.3.1 基于乘积项的PLD结构 226
7.3.2 查找表的原理与结构 228
7.4 Altera产品简介 230
7.4.1 Altera PLD的优点 230
7.4.2 Altera系列芯片 231
7.5 Altera的MAX7000系列器件介绍 235
7.5.1 MAX概述 235
7.5.2 MAX7000的功能描述 236
7.5.4 MAX7000输出配置 242
7.5.3 MAX7000可编程速度／功率控制 242
7.5.5 MAX7000器件编程 243
7.5.6 MAX7000边界扫描 243
7.5.7 MAX7000设计加密 243
7.5.8 MAX7000一般性测试 243
7.5.9 MAX7000的QFP运载架和开发插座 244
7.6 FPGA设计中毛刺的问题 244
7.6.1 基本概念 244
7.6.2 FPGA中的冒险现象 244
7.6.3 如何处理毛刺 245
7.7 数字系统的时钟 248
第8章 硬件描述语言Verilog HDL 257
8.1 Verilog HDL简介 258
8.2 Verilog HDL特性 259
8.2.1 程序模块 259
8.2.2 延时 260
8.2.3 几种描述方式 261
8.2.4 设计描述的模拟 265
8.3 Verilog HDL基本语法要素 268
8.4 Verilog HDL的表达式 281
8.5.1 计数器 289
8.5 实例 289
8.5.2 锁存器 291
8.5.3 寄存器 292
8.5.4 双向总线 296
8.5.5 元件例化与层次设计 298
8.5.6 简单的状态机 300
8.5.7 加法器程序及相应的测试向量 302
第9章 MAX PLUSⅡ快速入门 311
9.1 MAX PLUSⅡ的安装 311
9.2 设计输入 311
9.2.1 图形设计输入 313
9.2.2 文本设计输入 315
9.2.3 创建顶层文件和层次显示 315
9.3 项目编译 316
9.4 模拟仿真 322
9.5 定时分析 324
9.6 器件编程 325
9.7 具体实例 327
9.8 DDS系统设计 328
附录 1DDS系统原程序 331
附录 2部分常用元器件符号对照表 355