第1章 VLSI概述 1
1.1 发展概貌 1
1.2 主要设计方法——自顶向下方法 1
目录 1
1.3 VLSI设计流程中的重点问题 2
1.3.1 高层综合 2
1.3.2 逻辑综合 3
1.3.3 物理综合 3
1.4 工具的支持 4
思考题 5
2.1.1 模块 6
2.1.2 数据流描述方式 6
第2章 硬件描述语言Verilog 6
2.1 Verilog语言的一般结构 6
2.1.3 行为描述方式 7
2.1.4 结构化描述方式 8
2.1.5 混合描述方式 8
2.2 Verilog语言要素 9
2.2.1 标识符、注释和语言书写的格式 9
2.2.2 系统任务和函数 9
2.2.3 编译指令 9
2.2.4 值集合 10
2.2.5 数据类型 11
2.2.6 位选择和部分选择 13
2.2.7 参数 14
2.3 表达式与操作符 14
2.3.1 算术操作符 14
2.3.2 关系操作符 15
2.3.3 相等关系操作符 15
2.3.4 逻辑操作符 15
2.3.5 按位操作符 15
2.3.6 归约操作符 15
2.3.9 连接操作符 16
2.3.10 复制操作符 16
2.3.8 条件操作符 16
2.3.7 移位操作符 16
2.4 结构描述方式 17
2.4.1 常用的内置基本门 17
2.4.2 门时延问题 17
2.4.3 门实例数组 18
2.4.4 模块和端口 18
2.4.5 模块实例语句 19
2.4.6 模块使用举例 20
2.5 数据流描述方式 20
2.5.1 连续赋值语句 20
2.5.3 连线说明赋值 21
2.5.2 举例 21
2.5.4 时延 22
2.5.5 连线时延 22
2.5.6 举例 23
2.6 行为描述方式 24
2.6.1 过程结构 24
2.6.2 时序控制 25
2.6.3 语句块 27
2.6.4 过程性赋值 28
2.6.5 if语句 30
2.6.6 case语句 30
2.6.7 循环语句 31
2.7 设计共享 32
2.7.1 任务 32
2.7.2 函数 33
2.7.3 系统任务和系统函数 34
2.8 HDL仿真软件简介 36
思考题 43
第3章 硬件描述语言VHDL 45
3.1 VHDL语言的基本结构 45
3.2 VHDL的设计实体 45
3.2.1 实体说明 45
3.2.2 结构体 46
3.3 VHDL中的对象和数据类型 48
3.3.1 数的类型和它的字面值 49
3.3.2 数据类型 49
3.3.3 对象的说明 50
3.3.4 VHDL中数的运算 51
3.4 行为描述 52
3.4.1 对象的赋值 52
3.4.2 并发进程 52
3.4.3 并行信号赋值语句 52
3.4.4 进程语句 54
3.4.5 顺序赋值语句 55
3.4.6 顺序控制 56
3.4.7 断言语句 58
3.4.8 子程序 60
3.5 结构描述 61
3.5.1 元件和例元 61
3.5.2 规则结构 62
3.5.3 参数化设计 63
3.5.4 结构与行为混合描述 64
3.6 设计共享 65
3.6.1 程序包 65
3.6.2 库 66
3.6.3 元件配置 67
思考题 70
4.2 GA概述 71
4.1 引言 71
第4章 可编程逻辑器件 71
4.3 PLD概述 72
4.3.1 PLD的基本结构 72
4.3.2 PLD的分类 72
4.3.3 PROM阵列结构 73
4.3.4 PLA阵列结构 73
4.3.5 PAL（GAL）阵列结构 74
4.3.6 FPGA（FieldProgrammableGateArray） 75
4.3.7 PLD的开发 79
4.4 FPGA的开发实例 80
4.4.2 建立新设计项目 81
4.4.1 QuartusⅡ的启动 81
4.4.3 建立新的Verilog HDL文件 83
4.4.4 建立新的原理图文件 84
4.4.5 设置时间约束条件 85
4.4.6 引脚绑定 86
4.4.7 编译 88
4.4.8 仿真 89
4.4.9 器件编程 91
思考题 92
5.1 引言 94
5.2 组合逻辑综合介绍 94
第5章 逻辑综合 94
5.3 二元决定图（Binary-Decision Diagrams） 96
5.3.1 ROBDD的原理 97
5.3.2 ROBDD的应用 98
5.4 Verilog HDL与逻辑综合 99
5.4.1 assign结构 100
5.4.2 if.else表达式结构 101
5.4.3 case表达式结构 101
5.4.4 for循环结构 101
5.4.5 always表达式 101
5.5.1 RTL描述 102
5.5.2 翻译 102
5.5 逻辑综合的流程 102
5.4.6 function表达式结构 102
5.5.3 逻辑优化 103
5.5.4 工艺映射和优化 103
5.5.5 工艺库 103
5.5.6 设计约束条件 103
5.5.7 最优化的门级描述 103
5.6 门级网表的验证 106
5.6.1 功能验证 106
5.6.2 时序验证 107
5.7 逻辑综合对电路设计的影响 107
5.7.1 Verilog编程风格 107
5.7.2 设计分割 109
5.8 时序电路综合举例 111
5.7.3 设计约束条件的设定 111
5.9 Synopsys逻辑综合工具简介 116
5.9.1 实例电路——m序列产生器 117
5.9.2 利用Synopsys的DesignCompiler进行综合的基本过程 118
思考题 122
第6章 自动布局、布线 123
6.1 自动布局、布线的一般方法和流程 123
6.1.1 数据准备和输入 123
6.1.2 布局规划、预布线、布局 124
6.1.3 时钟树综合 125
6.1.7 其他考虑 127
6.2 自动布局、布线软件介绍 127
6.1.4 布线 127
6.1.6 输出结果 127
6.1.5 设计规则检查和一致性检查 127
6.2.1 Apollo一般情况介绍 128
6.2.2 Apollo库的文件结构 128
6.2.3 逻辑单元库——TSMC0.25μm CMOS库 129
6.3 自动布局、布线的处理实例 129
6.3.1 电路实例 129
6.3.2 数据准备和导入 137
6.3.3 数据导入步骤 137
6.3.4 布图 139
6.3.5 预布线 142
6.3.6 单元布局 145
6.3.7 布线 146
6.3.8 数据输出 149
6.3.9 自动布局、布线的优化 150
思考题 152
第7章 SoC技术简介 153
7.1 SoC的基本概念 153
7.1.1 SoC的特征和条件 153
7.1.2 SoC的设计方法学问题 153
7.2.1 一般方法 157
7.2 基于平台的SoC设计方法 157
7.2.2 设计分工 159
7.3 ARM PrimeXsys平台SoC设计方法 161
7.3.1 简介 161
7.3.2 标准的SoC平台 162
7.3.3 支持工具和验证方法 164
7.3.4 操作系统端口 168
7.3.5 ARM的扩展IP 169
7.3.6 第三方伙伴计划 169
7.4 待解决的几个研究方向 170
思考题 170
主要参考文献 171