1.1 数字信号处理器概述 1
5.1.7 访问EMIF寄存器时的边界条件 11 1
1.1.1 什么是DSP 1
目录 1
第1章 TMS320C6000 DSP概述 1
前言 1
1.1.3 实时DSP子系统 2
1.1.2 DSP的系统构成 2
1.1.4 DSP的基本结构 3
1.1.5 DSP的应用 4
1.2 TMS320C6000DSP的结构和特点 4
1.2.1 TMS320系列DSP简介 4
1.2.2 TMS320C6000 DSP芯片概述 5
1.2.3 TMS320C6000 DSP的构成 5
1.2.4 TMS320C62x/C64x/C67x DSP的特点 6
1.2.5 TMS320C6000 DSP的并行处理特点 7
1.2.6 VLIW体系结构特点的分析 8
1.2.7 TMS320C6000 DSP的应用 8
1.3 TMS320C6x系列DSP典型芯片的结构 9
1.3.1 封装结构 9
1.3.2 信号分组描述 10
第2章 CPU、存储器和片内外设 13
2.1 CPU的数据通道和控制 13
2.1.1 通用寄存器文件 14
2.1.2 功能单元 17
2.1.3 寄存器文件交叉通道 18
2.1.4 存储器存取通道 19
2.1.6 TMS320C6000 DSP控制寄存器文件 19
2.1.5 数据地址通道 19
2.1.7 TMS320C67x DSP控制寄存器文件扩展 23
2.1.8 TMS320C64x DSP控制寄存器文件扩展 27
2.1.9 TMS320C64x DSP体系结构扩展功能概述 30
2.2 TMS320C6000 DSP片内存储器 32
2.2.1 存储器映射 32
2.3 TMS320C6000 DSP的片内外设概述 39
2.2.2 片内存储器 39
3.1 TMS320C6000 DSP的中断概述 47
3.1.1 中断类型和中断信号 47
第3章 中断控制 47
3.1.2 中断服务表（IST） 48
3.1.3 中断控制寄存器概述 51
3.2 控制状态寄存器（CSR） 52
3.3 中断控制 53
3.3.1 使能和禁止中断（中断使能寄存器（IER）） 53
3.3.2 设置和清除中断的状态（IFR、ISR和ICR） 54
3.3.3 从中断服务返回 55
3.4 中断捕获和处理 56
3.4.2 处理非复位中断的条件 57
3.4.1 设置非复位中断标志 57
3.4.3 非复位中断处理期间的动作 58
3.4.5 RESET中断处理时的动作 59
3.4.4 为TMS320C6000 DSP设置RESET中断标志 59
3.5 中断性能 60
3.5.1 一般性能 60
3.5.2 流水线的相互影响 60
3.6 编程注意事项 60
3.6.1 单任务编程 60
3.6.3 手动中断处理 61
3.6.2 嵌套中断 61
3.6.4 陷阱 62
第4章 流水线操作 63
4.1 TMS320C62x/64x/67xDSP的流水线概述 63
4.1.1 取指 63
4.1.2 译码 64
4.1.3 执行 65
4.1.4 流水线操作 67
4.2 各类指令的流水线执行 74
4.2.1 定点DSP的各类指令的流水线执行 74
4.2.2 浮点DSP的各类指令的流水线执行 78
6.2.5 DMA通道目的地址寄存器（DST0～3） 1 80
4.3 性能考虑 86
4.3.1 一个取指包中具有多个执行包的流水线操作 87
4.3.2 多周期NOP指令 88
4.3.3 存储器考虑 90
第5章 TMS320C6000 DSP外部存储器接口 94
5.1 概述 94
5.1.1 SDRAM接口 95
5.1.2 SBSRAM接口 101
5.1.3 ASRAM接口 103
5.1.4 复位EMIF 109
5.1.5 EMIF和CLKOUTn的使用条件 110
5.1.6 保持接口 110
5.1.8 时钟输出使能 112
5.1.9 低功耗 113
5.2.1 TMS320C6000 DSP的EMIF寄存器概述 113
5.2.2 EMIF全局控制（GBLCTL）寄存器 113
5.2 TMS320C6000 DSP的EMIF寄存器 113
5.2.3 EMIF CE空间控制寄存器（CECTL0～3） 118
5.2.4 EMIFSDRAM控制（SDCTL）寄存器 121
5.2.5 EMIFSDRAM时序（SDTIM）寄存器 123
5.2.6 EMIFSDRAM扩展（SDEXT）寄存器 124
5.2.7 EMIFCE空间从控制寄存器（CESEC0～3） 126
5.3 TMS320C620x/C670x DSP的EMIF 127
5.2.8 EMIF外设器件传输控制（PDTCTL）寄存器 127
5.3.1 概述 128
5.3.2 EMIF接口信号 128
5.3.3 存储器宽度和字节定位 130
5.3.4 SDRAM接口 131
5.3.5 SBSRAM接口 137
5.3.6 ROM访问模式 138
5.3.7 存储器请求优先级 139
5.4 TMS320C621x/C671x DSP的EMIF 140
5.4.1 概述 140
5.4.2 EMIF接口信号 140
5.4.3 存储器宽度和字节定位 142
5.4.4 SDRAM接口 144
5.4.5 SBSRAM接口 151
5.4.6 存储器请求优先级 153
5.5 TMS320C64x DSP的EMIF 153
5.5.1 概述 153
5.5.2 EMIF接口信号 154
5.5.3 存储器宽度和字节定位 156
5.5.4 SDRAM接口 158
5.5.5 SBSRAM接口 159
5.5.6 可编程同步接口 161
5.5.7 外部器件传送（PDT） 163
5.5.8 存储器请求优先级 170
第6章 直接存储器访问（DMA）控制器 171
6.1 概述 171
6.2 DMA控制寄存器 173
6.2.1 DMA辅助控制（AUXCTL）寄存器 173
6.2.2 DMA通道主控制寄存器（PRICTL0～3） 174
6.2.3 DMA通道从控制寄存器（SECCTL0～3） 177
6.2.4 DMA通道源地址寄存器（SRC0～3） 180
6.2.6 DMA通道传输计数器寄存器（XFRCNT0～3） 180
6.2.7 DMA全局计数重载寄存器（GBLCNTA、B） 181
6.2.8 DMA全局索引寄存器（GBLIDXA、B） 181
6.3.1 控制寄存器初始化 182
6.2.9 DMA全局地址寄存器（GBLADDRA～D） 182
6.3 DMA的初始化和启动 182
6.3.2 初始化一个DMA块传输 183
6.3.3 自动初始化 184
6.4 同步控制 185
6.4.1 DMA通道事件的锁定和清除 186
6.4.2 同步控制 186
6.4.3 地址产生 187
6.5 通道分割操作 190
6.5.1 DMA分割操作 190
6.5.2 分割地址产生 190
6.6 资源仲裁和优先级设置 191
6.7 DMA通道的状态 192
6.8 DMA控制器结构 193
6.8.1 TMS320C6201/C6701/C6202 DSP的DMA结构 193
6.8.2 TMS320C6202B/C6203（B）/C6204/C6205 DSP的DMA结构 194
6.8.3 DMA操作 194
6.8.4 DMA控制器性能 194
6.8.5 DMA控制器的输出引脚 194
6.8.6 DMA仿真 195
第7章 增强的直接存储器访问（EDMA） 196
7.1 概述 196
7.1.1 EDMA术语 197
7.1.2 启动EDMA传输 198
7.1.3 EDMA传输的同步 198
7.1.4 EDMA传输的类型 200
7.1.5 单元大小和排列 204
7.1.6 单元和帧／阵列计数更新 205
7.1.7 源／目的地址更新 205
7.1.8 连接EDMA传输 208
7.1.9 终止一个EDMA传输 209
7.1.10 EDMA中断 209
7.1.11 EDMA性能 212
7.1.12 快速DMA（QDMA） 212
7.1.13 传输请求递交 214
7.2.1 事件编码器 217
7.2.2 参数RAM（PaRAM） 217
7.2 TMS320C621x/C671x DSP的EDMA控制器 217
7.2.3 链接EDMA通道到一个事件 219
7.2.4 资源仲裁和优先级处理 219
7.2.5 传输请求队列长度 219
7.2.6 EDMA控制寄存器 220
7.3 TMS320C64x DSP的EDMA控制器 220
7.3.1 链接EDMA通道到一个事件 221
7.3.2 外设器件传输 221
7.3.3 资源仲裁和优先级处理 221
7.3.5 EDMA访问L2控制 222
7.3.4 传输请求队列长度 222
7.3.6 EDMA控制寄存器 223
第8章 主机并行接口（HPI） 225
8.1 概述 225
8.2 HPI 226
8.2.1 TMS320C620x/C670x DSP的HPI 227
8.2.2 TMS320C621x/C671x DSP的HPI 228
8.2.3 TMS320C64x DSP的HPI16或HPI32 228
8.3 信号描述 229
8.3.4 地址选通输入信号 230
8.3.3 半字识别选择信号 230
8.3.2 访问控制选择信号 230
8.3.1 数据总线 230
8.3.5 字节使能位（仅仅C620x/C670xDSP具有） 231
8.3.6 读／写选择信号 231
8.3.7 选通信号 232
8.3.8 准备信号 233
8.3.9 向主机发送中断的信号 233
8.4 HPI总线访问 233
8.4.1 C620x/C670x DSP的HPI总线访问 233
8.4.2 C621x/C671x DSP的HPI总线访问 236
8.4.3 C64x DSP的HPI总线访问 238
8.5 主机访问顺序 239
8.5.1 HPIC和HPIA寄存器的初始化 240
8.5.2 固定地址模式下的HPID寄存器读访问 241
8.5.3 自动增量模式下的HPID寄存器读访问 242
8.5.4 固定地址模式下的HPID寄存器写访问 243
8.5.5 自动增量模式下的HPID寄存器写访问 245
8.5.6 半字周期（仅C620x/C670x DSP的HPI） 247
8.5.7 HPI传输优先级队列（仅C621x/C671x/C64xHPI） 248
8.5.8 复位期间使用HPI访问存储器 248
8.6 HPI寄存器 248
8.6.2 HPI地址（HPIA）寄存器 249
8.6.3 HPI控制（HPIC）寄存器 249
8.6.1 HPI数据（HPID）寄存器 249
8.6.4 C64x DSP的HPI传输请求控制（TRCTL）寄存器 252
8.7 HPI实例 254
8.7.1 MC68360和TMS320C6000 DSP的HPI 254
8.7.2 Intel 80960和TMS320C6000 DSP的HPI 255
8.7.3 使用PLX PCI9050实现TMS320C6000 DSP的HPI和PCI接口 256
第9章 TMS320C6000 DSP的GPI0和定时器 257
9.1 TMS320C6000的GPIO概述 257
9.2 GPIO功能 257
9.3 中断和事件产生 259
9.3.1 直接传递模式 259
9.3.2 逻辑模式 260
9.3.3 GPINT和GP0与／或GPINT0的复用 261
9.3.4 中断和事件 262
9.4 GPIO寄存器 262
9.4.1 GPIO使能（GPEN）寄存器 263
9.4.2 GPIO方向（GPDIR）寄存器 263
9.4.3 GPIO值（GPVAL）寄存器 264
9.4.4 GPIO Delta高（GPDH）寄存器 265
9.4.5 GPIO Delta低（GPDL）寄存器 265
9.4.6 GPIO高屏蔽（GPHM）寄存器 266
9.4.7 GPIO低屏蔽（GPLM）寄存器 267
9.4.8 GPIO全局控制（GPGC）寄存器 267
9.4.9 GPIO中断极性（GPPOL）寄存器 268
9.5 TMS320C6000 DSP的32位定时器 269
9.5.1 概述 269
9.5.2 复位定时器和使能计数 270
9.5.3 定时器计数 270
9.5.4 定时器时钟源选择 271
9.5.5 定时器脉冲产生 271
9.5.6 控制寄存器的边界条件 272
9.5.7 定时器中断 272
9.5.8 定时器引脚用作通用目的输入／输出 272
9.5.10 定时器寄存器 273
9.5.9 仿真操作 273
第10章 TMS320C62x DSP的扩展总线 277
10.1 TMS320C62x DSP的扩展总线概述 277
10.2 扩展总线信号 278
10.3 扩展总线I/O口操作方式 279
10.3.1 异步模式 281
10.3.2 同步FIFO模式 281
10.4 扩展总线的主机接口操作 284
10.4.1 同步主机接口模式 285
10.4.2 异步主机接口模式 290
10.5 扩展总线仲裁 292
10.6 通过扩展总线的DSP芯片自举 293
10.6.1 自举和器件配置 294
10.6.2 自举过程 295
10.7 扩展总线的寄存器 296
10.7.1 扩展总线全局控制（XBGC）寄存器 296
10.7.2 扩展总线XCE空间控制寄存器（XCECTL0～3） 297
10.7.3 扩展总线主机接口控制（XBHC）寄存器 298
10.7.4 扩展总线内部主设备地址（XBIMA）寄存器 299
10.7.5 扩展总线外部地址（XBEA）寄存器 300
10.7.6 扩展总线数据（XBD）寄存器 300
10.7.7 扩展总线内部从设备（XBISA）寄存器 300
11.1.2 McBSP的接口 302
11.1.1 McBSP的特征 302
11.1 McBSP概述 302
第11章 多通道缓冲串口 302
11.2 McBSP数据传输 304
11.2.1 串口的复位 304
11.2.2 确定准备状态 304
11.2.3 CPU中断（RINT和XINT） 305
11.2.4 帧和时钟配置 305
11.3 时钟、帧和数据 306
11.3.1 帧和时钟操作 306
11.3.2 采样率发生器时钟和帧 307
11.3.3 生数据时钟 308
11.3.4 产生帧同步 308
11.3.5 数据和帧 310
11.4.1 数据的接收 314
11.4 McBSP的标准操作 314
11.4.2 数据的发送 315
11.4.3 最高的帧频率 315
11.4.4 忽略帧同步的传输 316
11.4.5 串口异常条件 318
11.5 μ律／A律压扩硬件操作 320
11.5.1 压扩内部数据 321
11.6 McBSP初始化过程 322
11.6.1 一般的初始化过程 322
11.5.2 位排序 322
11.6.2 外部器件为发送帧主设备的特殊情况 323
11.7 多通道的选择操作 324
11.7.1 多通道使能和屏蔽 325
11.7.2 增强的多通道选择模式（C64x DSP） 328
11.8 SPI协议下的McBSP操作 328
11.8.1 McBSP作为SPI主设备 330
11.8.2 McBSP作为SPI从设备 330
11.8.3 SPI初始化 330
11.9 McBSP引脚用作通用目标I/O 331
11.10 McBSP寄存器 331
12.1 TMS320C6000DSP的PCI口概述 334
第12章 外围设备互联（PCI）口 334
12.2 PCI体系结构 336
12.3 存储器映射和寻址 338
12.3.1 存储器映射 338
12.3.2 字节寻址 339
12.3.3 PCI地址解码 339
12.4 PCI存储器服务的特别考虑 339
12.4.1 可预取指的读操作（C62x DSP） 339
12.4.2 程序存储器之间的PCI传输（C62x DSP） 340
12.4.3 PCI EDMA使用控制（C64x DSP） 340
12.5.2 DSP从设备读 341
12.5.1 DSP从设备写 341
12.5 从设备传输 341
12.5.3 PCI目标终止 342
12.6 主设备传输 342
12.6.1 DSP主设备写 342
12.6.2 DSP主设备读 343
12.6.3 DSP作为系统主机 344
12.7 复位 344
12.8 中断和状态报告 345
12.8.1 主机向DSP产生的中断 345
12.8.2 DSP向主机产生的中断 345
12.10 EEPROM接口 346
12.9 PCI端口的自举配置 346
12.10.1 由EEPROM实现PCI自动初始化 347
12.10.2 EEPROM映射 347
12.10.3 EEPROM检查和（Checksum） 348
12.10.4 DSP EEPROM接口 348
12.11 错误处理 349
12.11.1 PCI奇偶错误处理 349
12.11.2 PCI系统错误处理 349
12.11.3 PCI主设备中止协议 350
12.11.4 PCI目标设备中止协议 350
13.1.1 通过CLKIN提供系统时钟 351
13.1 TMS320C6000 DSP的时钟设计 351
第13章 时钟、锁相环和电源系统设计 351
13.1.2 通过ECLKIN为EMIF提供时钟 357
13.2 TMS320C6000 DSP的锁相环控制器 358
13.2.1 PLL控制器概述 358
13.2.2 PLL控制器功能描述 359
13.2.3 PLL控制器配置 360
13.2.4 PLL控制器寄存器 361
13.3 TMS320C6000 DSP的电源系统设计 362
13.3.1 电源系统设计 362
13.3.2 C6000 DSP的复位电路 363
13.4 Power-Down逻辑 365
13.4.1 Power-Down模式描述 366
13.4.2 触发和唤醒操作 367
13.4.3 TMS320C6202（B）/C6203（B）外设的Power-Down模式 368
第14章 TMS320C6000 DSP软件开发概述 370
14.1 概述 370
14.2 DSK支持工具 371
14.3 代码编译工具箱（CCS） 372
14.3.1 TMS320C6000 DSP的代码编译工具箱 372
14.3.2 DSP/BIOS实时内核插件 372
14.3.3 实时数据交换（RTDX）技术 372
14.4 支持程序 373
14.4.1 初始化程序 373
14.4.2 向量表 374
14.4.3 链接命令文件 375
14.5 编译器／链接器 376
14.6 TMS320 C6000 DSP的软件编程 377
14.6.1 DSP代码开发流程概述 377
14.6.2 C代码的优化方法 379
14.6.3 剖析代码 383
14.6.4 精炼C代码 384
14.7 TMS320C6701 DSP的EVM板的特点和硬件结构 389
14.7.1 TMS320C6701 DSP的EVM板的特点 389
14.7.2 TMS320C6701 DSP的EVM板的硬件结构 390
14.7.3 JTAG接口 390