第1章 绪论 1
1.1现代数字设计 1
1.2 CMOS技术 5
1.3可编程逻辑 9
1.4电气特性 13
习题 15
第2章 组合逻辑设计 16
2.1 布尔代数 16
2.2逻辑门 18
2.3组合逻辑设计 19
2.4时序 24
2.5数字编码 27
习题 30
第3章 使用VHDL门模型的组合逻辑 32
3.1实体和构造体 32
3.2标识符空格键和注释 33
3.3 网表 34
3.4信号赋值 36
3.5类属（Generic）语句 38
3.6常开端口 39
3.7测试基准 40
3.8配置 40
习题 43
第4章 组合构建块 44
4.1三态缓冲器 44
4.2解码器 48
4.3多路选择器 53
4.4优先编码器 55
4.5加法器 58
4.6奇偶校验器 61
4.7构建块的测试基准 63
习题 66
第5章 同步时序设计 67
5.1 同步时序系统 67
5.2同步时序系统的模型 68
5.3算法状态机 71
5.4 ASM图的综合 74
5.5 VHDL状态机 82
5.6状态机的VHDL测试基准 92
习题 94
第6章 VHDL时序逻辑块模型 97
6.1 锁存器 97
6.2触发器 100
6.3 JK触发器和T触发器 108
6.4寄存器和移位寄存器 112
6.5计数器 115
6.6存储器 121
6.7顺序乘法器 126
6.8时序构建块的测试基准 128
习题 131
7.1连接的状态机 133
第7章 复杂时序系统 133
7.2数据通路／控制器划分 135
7.3指令 138
7.4一个简单的微处理器 139
7.5一个简单微处理器的VHDL模型 143
习题 151
第8章 VHDL仿真 153
8.1事件驱动的仿真 153
8.2 VHDL模型仿真 156
8.3模拟仿真问题 158
8.4文件操作 159
习题 161
第9章 VHDL综合 163
9.1 RTL综合 164
9.2约束 174
9.3 针对FPGA的综合 176
9.4行为综合 179
9.5校验综合结果 185
习题 187
第10章 测试数字系统 189
10.1测试的需要 189
10.2故障模型 189
10.3面向故障的测试原型生成 191
10.4故障仿真 197
10.5VHDL中的故障仿真 201
习题 210
第11章 可测试性设计 213
11.1专门可测试性的改进 213
11.2测试的结构化设计 214
11.3内建自测试 216
11.4边界扫描（IEEE1149.1） 223
习题 230
第12章 异步时序设计 233
12.1异步电路 233
12.2异步电路分析 235
12.3异步时序电路的设计 239
12.4异步状态机 245
12.5建立和保持时间及亚稳性 249
习题 256
第13章 与模拟世界的接口 259
13.1数字到模拟的转换 259
13.2模拟到数字的转换 260
13.3 VHDL-AMS 263
13.4锁相环 271
13.5 VHDL-AMS仿真器 274
习题 276
附录A VHDL标准 277
附录B Verilog 281
附录C 共享变量包 287
参考文献 293
部分习题答案 295