目 录 1
第1章可编程逻辑器件 1
1.1 引言 1
1.2 PLD分类 2
1.2.1按集成度分类 2
1.2.2按编程工艺分类 3
1.2.3按与或阵列可编程性分类 4
1.3 PLD的基本结构 6
1.3.1 低密度PLD的基本结构 6
1.3.2高密度PLD的基本结构 6
1.4 PLD的早期产品 6
1.4.1 PAL器件 7
1.4.2 PAL器件输出与反馈结构 8
1.4.3 GAL器件 10
1.4.4 普通型GAL器件 11
1.5 PLD的发展趋势 17
习题 18
第2章复杂可编程逻辑器件 19
2.1 MAX系列 19
2.1.1 MAX7000系列 19
2.1.2其他MAX系列 26
2.2 ACEX1K系列 29
2.2.1器件性能 29
2.2.2结构原理 30
2.3 Cyclone系列 40
2.4.1 器件性能 42
2.4 Stratix系列 42
2.4.2结构原理 43
2.4.3逻辑阵列块 43
2.4.4存储器块 50
2.4.5数字信号处理块 58
习题 70
第3章现场可编程门阵列 71
3.1 FPGA概述 71
3.2 XC4000系列 73
3.2.1器件性能 73
3.2.2结构原理 74
3.3 Spartan系列 79
3.3.1器件性能 79
3.3.2结构原理 80
3.3.3分布式RAM 86
3.3.4配置 89
3.4 Virtex系列 94
3.4.1器件性能 94
3.4.2结构原理 96
习题 101
第4章专用集成电路 102
4.1 引言 102
4.2 ASIC分类 103
4.3 ASIC设计流程 104
4.4 ASIC设计实现 105
4.4.1全定制设计实现 105
4.4.2半定制设计实现 106
4.5.1 ASIC测试概述 109
4.5 ASIC故障分析与测试 109
4.5.2 ASIC故障分析 110
4.5.3 ASIC的可测性设计 116
4.5.4边界扫描测试 128
习题 135
第5章 Altera CPLD开发工具 137
5.1 MAX+plusⅡ操作指南 137
5.1.1 MAX+plusⅡ的安装 139
5.1.2设计输入 140
5.1.3设计处理 148
5.1.4设计检验 153
5.1.5器件编程 159
5.2 QuartusⅡ 3.0 162
5.2.1 QuartusⅡ3.0的安装 163
5.2.2设计输入 165
5.2.3设计处理 168
5.2.4设计仿真 172
5.2.5器件编程 175
5.2.6模块编辑器的使用 176
5.2.7 LPM宏单元库的使用 181
习题 183
第6章Xilinx FPGA开发工具 184
6.1ISE系统简介 184
6.2 ISE的设计输入 187
6.2.1工程管理器 187
6.2.2设计输入 189
6.3 ISE的功能仿真 203
6.3.1测试激励的生成 204
6.3.2启动ModelSim 206
6.3.3 ModelSim的仿真 209
6.4 ISE的设计综合 210
6.4.1 XST综合属性 211
6.4.2 XST综合流程 214
6.5 ISE的设计约束 215
6.5.1约束编辑器 216
6.5.2引脚与区域约束编辑器 220
6.6 ISE的设计实现 225
6.6.1 翻译 227
6.6.2映射 227
6.6.3布局布线 229
6.6.4器件配置 231
6.6.5功耗分析 235
习题 238
第7章 硬件描述语言VHDL 239
7.1 VHDL语言要素 239
7.1.1标识符 239
7.1.2数据对象 239
7.1.3数据类型 240
7.1.4属性 242
7.2 VHDL运算符 243
7.3 VHDL模型构成 244
7.3.1 VHDL模型构成 244
7.3.2实体说明 244
7.3.5子程序 246
7.3.4 配置 246
7.3.3结构体 246
7.3.6程序包和库 248
7.4并行语句 250
7.4.1 进程语句 250
7.4.2信号赋值语句 251
7.4.3块语句 254
7.4.4元件例化语句 255
7.4.5生成语句 257
7.5顺序语句 259
7.5.1变量赋值语句 259
7.5.2 if语句 259
7.5.3 case语句 260
7.5.4 loop语句 261
7.5.5 next语句 262
7.5.6 exit语句 263
7.5.7 return语句 263
7.5.8 null语句 263
7.5.9 wait语句 265
7.6 常用数字电路的VHDL描述 266
7.6.1常用组合逻辑电路 266
7.6.2常用时序逻辑电路 273
7.6.3有限状态机 277
7.6.4存储器 279
习题 280
第8章硬件描述语言Verilog HDL 286
8.1 Verilog HDL引言 286
8.2 Verilog HDL程序结构 287
8.3.1常量 290
8.3 Verilog HDL数据类型 290
8.3.2变量 291
8.4运算符 292
8.4.1算术运算符 292
8.4.2关系运算符 293
8.4.3等式运算符 293
8.4.4逻辑运算符 293
8.4.5位运算符 294
8.4.6缩减运算符 294
8.4.7移位运算符 295
8.4.8条件运算符 295
8.4.9位拼接运算符 295
8.5.1连续赋值语句 296
8.4.10优先级别 296
8.5赋值语句 296
8.5.2过程赋值语句 297
8.6条件语句 299
8.6.1 if-else语句 299
8.6.2 case语句 300
8.7循环语句 302
8.7.1 for语句 302
8.7.2 while语句 303
8.8结构说明语句 304
8.8.1 initial语句 304
8.8.2 always块语句 304
8.8.4 function语句 307
8.8.3 task语句 307
8.9语句的顺序执行与并行执行 309
8.10不同抽象级别的Verilog模型 310
8.11常用数字电路的Verilog HDL描述 314
8.11.1常用组合逻辑电路 314
8.11.2常用时序逻辑电路 318
8.11.3存储器 322
8.11.4有限状态机 323
习题 326
第9章数字系统设计 328
9.1概述 328
9.2 EDA技术 329
9.2.1 EDA技术发展 330
9.2.2 EDA系统构成 331
9.2.3 EDA技术特点 332
9.3 SoC技术 333
9.3.1 SoC的硬件结构 334
9.3.2 SoC的软件特征 335
9.3.3 SoC的层次结构设计 335
9.3.4 SoC的软硬件协同设计 336
9.3.5 SoC的仿真和测试 336
9.4 IP核重用技术 337
9.4.1 Atlera公司的IP核及其使用 338
9.4.2 Xilinx公司的IP核及其使用 340
9.4.3具有自主知识产权IP核的开发 341
9.5嵌入式Nios CPU设计流程 341
9.5.1 Nios CPU简介 341
9.5.2 Nios CPU硬件开发流程 343
9.5.3 Nios CPU系统模块的创建 344
9.5.4 Nios CPU的配置与调试 357
9.6网上相关技术资源 363
习题 364
第10章数字系统设计举例 365
10.1 RC6算法的硬件设计 365
10.1.1 RC6算法基本原理 365
10.1.2 RC6算法硬件设计 367
10.1.3 RC6算法的综合与仿真 374
10.2信号发生器设计 374
10.2.1信号发生器设计要求 374
10.2.2信号发生器设计实现 375
10.2.3信号发生器的仿真 380
10.3 ADC采样控制电路设计 381
10.3.1 ADC采样控制电路设计要求 381
10.3.2 ADC采样控制电路设计实现 382
10.3.3 ADC采样控制电路的仿真 384
10.4电梯控制系统设计 384
10.4.1 电梯控制系统设计要求 384
10.4.2电梯控制系统设计实现 385
10.4.3电梯控制系统仿真 390
10.5 VGA图像显示控制电路设计 390
10.5.1 VGA图像显示控制电路设计原理 390
10.5.2 VGA图像显示控制电路设计实现 392
习题 396
参考文献 398