第1章 绪论 1
1.1 VLSI简介 1
1.1.1简介 1
1.1.2 VLSI电路的基本特征 3
1.1.3 VLSI电路设计中存在的问题 6
1.1.4 VLSI经济学 9
1.2开关MOS晶体管 11
1.2.1nMOS晶体管 11
1.2.2 pMOS晶体管 12
1.2.3 CMOS传输门 13
1.2.4简单开关逻辑设计 14
1.2.5 CMOS逻辑设计规则 17
1.3 VLSI设计与制造 24
1.3.1设计技术 24
1.3.2单元设计 30
1.3.3 CMOS工艺 34
1.3.4 CMOS版图 35
1.3.5版图设计规则 37
1.4数字系统的实现方法 38
1.4.1未来趋势 38
1.4.2实现方式 39
1.5小结 40
参考文献 41
习题 42
第2章 MOS晶体管基础 46
2.1半导体基础 46
2.1.1本征半导体 46
2.1.2非本征半导体 49
2.1.3载流子输运过程 52
2.2 pn结 54
2.2.1 pn结 54
2.2.2金属-半导体结 59
2.3 MOS晶体管理论 60
2.3.1 MOS系统 60
2.3.2 MOS晶体管工作原理 65
2.3.3 MOS晶体管的I- V特性 66
2.3.4按比例缩小理论 69
2.4 MOS晶体管的高级特性 72
2.4.1 MOS晶体管的非理想特性 72
2.4.2阈值电压效应 74
2.4.3泄漏电流 76
2.4.4短沟道I- V特性 80
2.4.5温度效应 83
2.4.6 MOS晶体管的限制 83
2.5 SPICE和建模 85
2.5.1SPICE简介 85
2.5.2二极管模型 93
2.5.3 MOS晶体管模型 94
2.6小结 96
参考文献 97
习题 98
第3章 CMOS集成电路制造 101
3.1基本工艺 101
3.1.1热氧化 101
3.1.2掺杂工艺 102
3.1.3光刻 105
3.1.4薄膜去除 113
3.1.5薄膜淀积 116
3.2各种材料及其应用 120
3.2.1绝缘体 120
3.2.2半导体 122
3.2.3导体 123
3.3工艺集成 124
3.3.1 FEOL 125
3.3.2 BEOL 133
3.3.3后端工艺 141
3.4先进CMOS工艺和器件 144
3.4.1先进CMOS工艺器件 144
3.4.2先进CMOS工艺 150
3.5小结 151
参考文献 152
习题 155
第4章 版图设计 156
4.1版图设计规则 156
4.1.1版图设计的基本概念 156
4.1.2基本结构的版图 161
4.1.3高级版图设计讨论 165
4.1.4相关CAD工具 167
4.2 CMOS闩锁及其预防 168
4.2.1 CMOS闩锁 168
4.2.2闩锁的预防 170
4.3版图设计 172
4.3.1单元概念 172
4.3.2基本版图设计 176
4.4复杂逻辑门的版图设计方法 180
4.4.1源/漏共享 180
4.4.2欧拉路径法 181
4.4.3版图设计小结 185
4.5小结 186
参考文献 187
习题 187
第5章 延迟模型和路径延迟优化 190
5.1 MOS晶体管的电阻和电容 190
5.1.1 MOS晶体管的电阻 190
5.1.2 MOS晶体管的电容 192
5.2传输延迟与延迟模型 198
5.2.1电压电平与噪声容限 198
5.2.2与时序相关的基本术语 199
5.2.3传输延迟 201
5.2.4单元延迟模型 207
5.2.5 Elmore延迟模型 213
5.3路径延迟优化 215
5.3.1驱动较大容性负载 216
5.3.2路径延迟优化 216
5.3.3逻辑功效和路径延迟优化 221
5.4小结 226
参考文献 226
习题 227
第6章 功耗与低功耗设计 230
6.1功耗 230
6.1.1功耗的组成部分 230
6.1.2动态功耗 231
6.1.3设计裕度 233
6.1.4确定导线宽度 234
6.2低功耗逻辑设计原则 236
6.2.1基本原则 236
6.2.2降低电压摆幅 236
6.2.3减少转换操作 238
6.2.4减小开关电容 241
6.3低功耗逻辑架构 241
6.3.1流水线技术 241
6.3.2并行处理技术 243
6.4功率管理 243
6.4.1基本技术 243
6.4.2动态功率管理 249
6.5小结 252
参考文献 252
习题 254
第7章 静态逻辑电路 255
7.1基本静态逻辑电路 255
7.1.1静态逻辑电路的类型 255
7.1.2 CMOS反相器 256
7.1.3与非门 261
7.1.4或非门 264
7.1.5基本门尺寸 266
7.2单轨逻辑电路 270
7.2.1 CMOS逻辑电路 270
7.2.2基于TG的逻辑电路 272
7.2.3有比逻辑电路 275
7.3双轨逻辑电路 281
7.3.1共源共栅电压开关逻辑（CVSL） 281
7.3.2互补传输晶体管逻辑（CPL） 284
7.3.3 DCVSPG 286
7.3.4双传输晶体管逻辑（DPL） 288
7.4小结 289
参考文献 290
习题 291
第8章 动态逻辑电路 294
8.1动态逻辑简介 294
8.1.1 MOS管开关 294
8.1.2基本动态逻辑 298
8.1.3局部放电冒险 302
8.1.4动态逻辑电路类型 303
8.2动态逻辑的非理想效应 304
8.2.1开关的泄漏电流 305
8.2.2电荷注入和电容耦合 305
8.2.3电荷损失效应 308
8.2.4电荷共享效应 310
8.2.5电源噪声 312
8.3单轨动态逻辑 313
8.3.1多米诺逻辑 313
8.3.2 np多米诺逻辑 318
8.3.3两相不交叠时钟模式 318
8.3.4时钟延迟多米诺逻辑 321
8.3.5条件电荷管理器 323
8.4双轨动态逻辑 324
8.4.1双轨多米诺逻辑 325
8.4.2动态CVSL 325
8.4.3基于读出放大器的动态逻辑 327
8.5钟控CMOS逻辑 328
8.5.1钟控单轨逻辑 329
8.5.2钟控双轨逻辑 333
8.6小结 333
参考文献 334
习题 336
第9章 时序逻辑设计 340
9.1时序逻辑基础 340
9.1.1霍夫曼模型 340
9.1.2基本存储器件 342
9.1.3亚稳态和冒险 343
9.1.4仲裁器 345
9.2存储元件 346
9.2.1静态存储元件 346
9.2.2动态存储单元 358
9.2.3脉冲调制锁存器 364
9.2.4准动态触发器 365
9.2.5低功耗触发器 366
9.3钟控系统中的时序问题 368
9.3.1触发器系统的时序问题 368
9.3.2时钟偏移 370
9.3.3锁存器系统的时序问题 372
9.3.4脉冲锁存器（Pulsed-Latch）系统的时序问题 375
9.4流水线系统 376
9.4.1流水线系统分类 376
9.4.2同步流水线 377
9.4.3异步流水线 379
9.4.4波形流水线 380
9.5小结 382
参考文献 382
习题 384
第10章 数据通路设计 388
10.1基本组合元件 388
10.1.1译码器 388
10.1.2编码器 390
10.1.3多路选择器 393
10.1.4多路分配器 395
10.1.5幅值比较器 397
10.2基本的时序元件 398
10.2.1寄存器 399
10.2.2移位寄存器 399
10.2.3计数器 400
10.2.4序列发生器 402
10.3移位器 404
10.3.1基本移位操作 404
10.3.2移位器的实现方法 405
10.4加法/减法 408
10.4.1基本全加器 408
10.4.2 n位加法器/减法器 409
10.4.3并行前置加法器 419
10.5乘法 425
10.5.1无符号乘法器 425
10.5.2有符号乘法器 431
10.6除法 435
10.6.1不恢复除法 435
10.6.2不恢复除法的实现方法 437
10.7小结 438
参考文献 439
习题 441
第11章 存储器 445
11.1简介 445
11.1.1存储器分类 445
11.1.2存储器结构 447
11.1.3存储器存取时序 449
11.2静态随机存取存储器 450
11.2.1RAM核结构 450
11.2.2 SRAM的工作原理 458
11.2.3行译码器 460
11.2.4列译码器/多路选择器 464
11.2.5读出放大器 466
11.2.6 ATD电路和时序的产生 471
11.3动态随机存取存储器 472
11.3.1单元结构 472
11.3.2存储阵列结构 475
11.4只读存储器 476
11.4.1或非型ROM 477
11.4.2与非型ROM 478
11.5非易失性存储器 479
11.5.1闪存 480
11.5.2其他非易失性存储器 485
11.6其他存储器件 488
11.6.1内容寻址存储器 488
11.6.2寄存器文件 491
11.6.3双端口RAM 493
11.6.4可编程逻辑阵列 494
11.6.5 FIFO 497
11.7小结 498
参考文献 499
习题 502
第12章 设计方法和实现方式 504
12.1设计方法和实现架构 504
12.1.1系统级设计 504
12.1.2 RTL级设计 506
12.1.3实现架构 508
12.2综合流程 509
12.2.1一般综合流程 509
12.2.2 RTL综合流程 510
12.2.3物理综合流程 511
12.3数字系统的实现方式 512
12.3.1基于平台实现的系统 512
12.3.2 ASIC 515
12.3.3现场可编程器件 518
12.3.4实现方式的选择 521
12.4实例研究——简单启动/停止定时器 523
12.4.1设计要求 523
12.4.2基于μP的设计 524
12.4.3基于FPGA的设计 525
12.4.4基于单元的设计 526
12.5小结 528
参考文献 528
习题 529
第13章 互连线 530
13.1 RLC寄生器件 530
13.1.1电阻 530
13.1.2电容 534
13.1.3电感 537
13.2互连线和仿真模型 539
13.2.1互连线模型 539
13.2.2仿真模型 540
13.3互连线的寄生效应 542
13.3.1 RC延迟 542
13.3.2电容耦合效应 545
13.3.3 RLC效应 548
13.4传输线模型 549
13.4.1无损传输线 549
13.4.2有损传输线 553
13.4.3传输线终端 554
13.5高级专题 556
13.5.1自定时再生器（STR） 556
13.5.2片上网络 557
13.5.3考虑互连线的逻辑功效 557
13.6小结 559
参考文献 559
习题 561
第14章 电源分布和时钟设计 563
14.1电源分布网络 563
14.1.1电源分布网络设计中的问题 563
14.1.2电源分布网路 566
14.2时钟产生和分配网络 569
14.2.1时钟系统架构 569
14.2.2时钟产生电路 570
14.2.3时钟分配网络 572
14.3锁相环/延迟锁定回路 575
14.3.1电荷泵PLL 575
14.3.2全数字PLL 582
14.3.3延迟锁定回路 584
14.4小结 586
参考文献 586
习题 588
第15章 输入/输出模块和ESD保护网络 589
15.1普通芯片结构 589
15.1.1普通芯片结构简介 589
15.1.2常规考虑 590
15.2输入缓冲器 591
15.2.1施密特电路 591
15.2.2电平转换电路 595
15.2.3差分缓冲器 596
15.3输出驱动器/缓冲器 598
15.3.1唯nMOS缓冲器 598
15.3.2三态缓冲器设计 599
15.3.3双向I/O电路 600
15.3.4驱动传输线 601
15.3.5同步转换噪声 602
15.4静电放电保护网络 604
15.4.1 ESD模型和设计问题 604
15.4.2常规ESD保护网络 605
15.4.3 ESD保护网络 606
15.5小结 610
参考文献 610
习题 611
第16章 测试、验证和可测性设计 612
16.1 VLSI测试简介 612
16.1.1验证测试 612
16.1.2晶圆测试 614
16.1.3器件测试 615
16.2故障模型 616
16.2.1故障模型 616
16.2.2故障检测 619
16.3自动测试信号产生 620
16.3.1测试向量 620
16.3.2路径敏化 621
16.4可测性电路设计 623
16.4.1特定法 624
16.4.2扫描路径法 625
16.4.3内建自测试 627
16.4.4边界扫描标准——IEEE 1149.1 631
16.5系统级测试 632
16.5.1 SRAM BIST和March测试 632
16.5.2核测试 634
16.5.3 SoC测试 635
16.6小结 636
参考文献 636
习题 638
附录A Verilog HDL/SystemVerilog简介 640
术语表 678