第一部分 基础篇 1
第1章 PLD概述 1
1．1 可编程逻辑器件的发展历程 1
1．2 ASIC、FPGA/CPLD技术 2
1．2．1 ASIC CAD技术 2
1．2．2 FPGA/CPLD CAD技术 3
1．2．3 ASIC与FPGA/CPLD进行电路设计的一般流程 6
1．3 PLD厂商及产品介绍 7
1．3．1 Xilinx公司及其产品简介 7
1．3．2 Altera公司的CPLD 9
第2章 Altera产品概述 12
2．1 可编程逻辑与ASIC 12
2．2 Altera PLD的优点 13
2．2．1 高性能 14
2．2．2 高集成度 14
2．2．3 价格合理 14
2．2．4 使用MAX＋PLUS Ⅱ软件开发周期较短 14
2．2．5 Altera器件的优化宏函数 14
2．3 Altera的系列产品 15
2．3．1 FLEX 10K系列 16
2．3．2 FLEX 8000系列 16
2．3．3 FLEX 6000系列 17
2．3．4 MAX 9000系列 17
2．3．5 MAX 7000系列 17
2．3．6 MAX 5000系列 17
2．3．7 Classic系列 17
2．4 MAX＋PLUS Ⅱ开发工具 18
2．4．1 MAX＋PLUS Ⅱ设计流图 18
2．4．2 使用各种平台和其它EDA工具 19
2．5 结论 19
第3章 FLEX 10K系列器件的技术规范 20
3．1 概述 20
3．2 特点 20
3．3 功能描述 23
3．3．1 FLEX 10K的EAB 25
3．3．2 逻辑单元（LE） 30
3．3．3 逻辑阵列块（LAB） 36
3．3．4 FastTrack连接 37
3．3．5 I/O单元（IOE） 40
3．3．6 时钟锁定和时钟自举 44
3．3．7 输出配置 44
3．3．8 JTAG边界扫描 45
3．3．9 一般性测试 45
3．3．10 定时模型 45
3．4 FLEX 10KE系列器件简介 51
3．5 器件输出引脚 54
第4章 FLEX 6000系列器件简介 63
4．1 OptiFLEX结构 63
4．2 特点 64
4．3 概述 66
4．4 功能描述 67
4．4．1 逻辑阵列块（LAB） 68
4．4．2 逻辑单元（LE） 68
4．4．3 FastTrack连接 73
4．4．4 I/O单元（IOE） 75
4．5 输出配置 77
4．5．1 摆率控制 77
4．5．2 多电压I/O接口 77
4．6 JTAG边界扫描 77
4．7 定时模型 78
第5章 MAX 7000系列器件可编程逻辑的技术规范 83
5．1 MAX 7000系列器件的结构和性能 83
5．1．1 特点 83
5．1．2 概述 84
5．1．3 功能描述 87
5．1．4 在线编程 92
5．1．5 可编程速度/功率控制 93
5．1．6 输出配置 94
5．1．7 器件编程 94
5．1．8 JTAG边界扫描 94
5．1．9 设计加密 95
5．1．10 一般性测试 95
5．1．11 QFP运载架和开发插座 96
5．2 MAX 7000A可编程逻辑器件 96
5．2．1 特点 96
5．2．2 概述 97
5．2．3 功能描述 99
5．2．4 在线编程 104
5．2．5 可编程速率/功率控制 104
5．2．6 输出配置 104
5．2．7 器件编程 105
5．2．8 JTAG边界扫描 105
5．2．9 设计加密 105
5．2．10 一般性测试 106
5．3 定时模型 106
5．4 MAX 7000系列器件的引脚输出 107
第6章 Altera器件的边界扫描测试 113
6．1 引言 113
6．2 IEEE 1149.1 BST的结构 114
6．3 边界扫描寄存器 116
6．3．1 I/O引脚 116
6．3．2 专用输入 117
6．3．3 专用时钟引脚（仅适用于FLEX 10K） 120
6．3．4 专用配置引脚（全部FLEX器件） 120
6．4 JTAG BST操作控制 122
6．5 JTAG BST电路的使能 129
6．6 JTAG边界扫描测试原则 130
6．7 边界扫描描述语言（BSDL） 131
6．8 结束语 131
第7章 MAX＋PLUS Ⅱ入门 132
7．1 概述 132
7．2 MAX＋PLUS Ⅱ的安装 133
7．2．1 推荐的系统配置 133
7．2．2 MAX＋PLUS Ⅱ的安装 134
7．3 MAX＋PLUS Ⅱ的设计过程 138
7．3．1 设计输入 138
7．3．2 设计处理 139
7．3．3 设计校验 141
7．3．4 器件编程 142
7．3．5 联机求助 143
7．3．6 软件维护协议 143
7．3．7 MAX＋PLUS Ⅱ软件的流程 143
7．4 逻辑设计的输入方法 143
7．4．1 建立一个图形设计文件 144
7．4．2 文本设计输入方法 151
7．4．3 创建顶层图形设计文件 152
7．4．4 层次显示 152
7．5 设计项目的编译 153
7．5．1 打开编译器窗口准备编译 154
7．5．2 编译器的选项设置 154
7．5．3 运行编辑器 158
7．5．4 在底层图编辑器中观察试配结果 160
7．5．5 引脚锁定 161
7．6 设计项目的模拟仿真 162
7．7 定时分析 165
7．8 器件编程 167
第二部分 提高篇 171
第8章 几种提高电路设计效率的方法 171
8．1 使用LPM宏单元库 171
8．2 使用硬件描述语言VHDL/AHDL 173
8．3 使用EAB单元 176
8．3．1 引言 176
8．3．2 EAB内部结构 177
8．3．3 EAB单元的灵活性 177
8．3．4 EAB应用实例 179
8．4 综合使用上述三种方法 181
第9章 提高系统运行速度的方法 184
9．1 序言 184
9．2 修改电路以提高系统速度 184
9．2．1 直接修改电路 184
9．2．2 流水技术的概念及应用 185
9．2．3 修改底层布局 186
9．2．4 合理使用CPLD资源 187
9．3 修改软件配置提高系统速度 188
9．3．1 器件选择（Device...） 188
9．3．2 局部逻辑分析控制（Logic Option...） 190
9．3．3 流水线设置（本项操作并非在Assign菜单下完成） 190
9．3．4 打包（Clique...） 190
第10章 MAX＋PLUS Ⅲ仿真原理 193
10．1 引言 193
10．2 MAX＋PLUS Ⅱ仿真机理 193
10．2．1 功能仿真 193
10．2．2 时序仿真 194
10．3 仿真中的节点 194
10．3．1 供仿真用的节点与组 194
10．3．2 标识节点和组的类型 195
10．4 状态机的仿真 195
10．5 小结 198
第11章 硬件描述语言AHDL 199
11．1 概述 199
11．2 AHDL的基本元素 200
11．2．1 保留关键字和保留标识符 200
11．2．2 符号 201
11．2．3 带引号和不带引号的名称 202
11．2．4 组 203
11．2．5 AHDL中的数字 203
11．2．6 布尔表达式 204
11．3 AHDL设计的基本结构 207
11．3．1 子设计段 207
11．3．2 逻辑段 208
11．3．3 变量段 215
11．3．4 Constant语句 219
11．3．5 Options语句 219
11．3．6 Include语句 220
11．3．7 Title语句 220
11．3．8 函数原型语句 221
11．4 AHDL设计实例 222
11．5 设计风格 229
11．5．1 常用的设计风格 229
11．5．2 空白区 231
11．5．3 注释与文档 231
11．5．4 命名习惯 232
11．5．5 AHDL对缩格的建议 233
11．5．6 文件结构 235
第12章 Altera FLEX 10K系列器件的配置与下载 236
12．1 引言 236
12．2 配置方式 236
12．2．1 分类 236
12．2．2 配置文件大小 237
12．2．3 配置中将用到的引脚 237
12．2．4 主动串行配置或EPC1配置方式 239
12．2．5 被动串行配置方式 241
12．2．6 被动并行同步（PPS）配置方式 243
12．2．7 被动并行异步（PPA）配置方式 245
12．3 并口下载电缆ByteBlaster原理 248
12．3．1 概述 248
12．3．2 ByteBlaster的连接及原理 248
12．3．3 ByteBlaster的工作条件 250
第13章 工程设计中Altera器件的工作条件和应注意的问题 252
13．1 引言 252
13．2 工作条件 252
13．3 引脚电压 253
13．3．1 引脚连接 253
13．3．2 闭锁 254
13．3．3 带电插拔 255
13．3．4 静电放电 255
13．4 输出负载 256
13．4．1 电阻性负载 256
13．4．2 容性负载 256
13．5 电源使用 257
13．5．1 Vcc和GND平面 257
13．5．2 去耦电容器 257
13．5．3 Vcc上升时间 258
13．5．4 电流损耗 258
13．6 Altera器件的信息擦除 259
13．7 Altera器件功耗估计 259
13．7．1 功率估计 260
13．7．2 热分析管理 261
13．8 高速板设计 262
13．8．1 引言 262
13．8．2 电源滤波及分配 262
13．8．3 信号与传输线的端接 263
13．8．4 阻抗匹配和端接电阻 265
13．8．5 串扰 267
13．8．6 地线毛刺 268
附录 Altera器件选择指南 271
参考文献 276