RISC体系结构及其实现技术PDF电子书下载

第一篇　RISC体系结构 1

第一章　微处理器发展概述 3

1.1　微处理器的兴起 3

1.2　CISC微处理器 5

1.2.1　80x86系列的发展 5

1.2.2　CISC结构的缺点 9

1.3 RISC微处理器 12

1.3.1 早期的RISC处理器 13

1.3.2 第二代RISC微处理器 13

1.3.3 高性能的RISC微处理器 17

第二章 计算机体系结构设计思想的进展 23

2.1 体系结构与实现 23

2.2 体系结构的分级 26

2.3 体系结构的设计目标 28

2.3.1 高性能 28

2.3.2 持久性 29

2.3.3 跨代兼容性 31

2.3.4 软件移植性 33

第三章 用户指令系统级体系结构 34

3.1 数据类型 34

3.1.1 机器的字长 34

3.1.2 数据的编址 37

3.1.3 整数 40

3.1.4 浮点数 41

3.1.5 其他数据类型 43

3.2 指令系统 43

3.2.1 指令格式 44

3.2.2 指令类型 48

3.2.3 提高性能的措施 51

3.3 通用寄存器 60

3.3.1　寄存器堆 60

3.3.2　寄存器窗口 61

3.4　寻址方式 63

4.1　共享存储器模型 65

第四章　多处理器环境级体系结构 65

4.2　数据共享 68

4.2.1　原子访问 68

4.2.2　同步原语 69

4.3　事件排序 72

4.3.1　排序的必要性 72

4.3.2　强排序和弱排序 73

4.3.3　排序示例 75

4.4　存储器一致性 77

4.4.1　产生一致性问题的原因 78

4.4.2　解决一致性问题的方法 79

第五章　操作环境级体系结构 82

5.1　存储管理 82

5.1.1　虚实地址转换 82

5.1.2　存储访问保护 91

5.1.3　PA RISC的存储管理 93

5.2.1 中断和异常的分类 96

5.2　中断与异常 96

5.2.2 中断和异常的处理 97

5.2.3　中断和异常的精度 99

第六章　微处理器体系结构的发展趋势 104

6.1　RISC的定义与特点 104

6.2　RISC体系结构的发展历程 107

6.2.1 RISC设计思想的先驱 107

6.2.2　早期的RISC体系结构 110

6.2.3　80年代中后期的RISC体系结构 115

6.2.4　高性能RISC体系结构 123

6.2.5　微处理器体系结构展望 124

第二篇　RISC实现技术 131

第七章　超标量处理技术 131

7.1　超标量处理器实例 132

7.1.1　PowerPC 601 132

7.1.2　Motorola 88110 144

7.2　超标量处理技术 155

7.2.1　执行部件的设置 155

7.2.2　提高指令执行的并行度 158

7.2.3　增加存储器带宽 166

第八章　超流水线处理技术 172

8.1　超流水线处理器实例——Mips R4000 173

8.1.1　机器的组织 173

8.1.2　流水线操作 179

8.2　流水线上的相关问题 187

8.2.1　PowerPC 601流水线结构 188

8.2.2　解决控制流相关问题 191

8.2.3　解决数据相关问题 195

8.3　流水线结构的发展趋势 199

第九章　VLIW处理技术 208

9.1　VLIW的概念 208

9.2 VLIW处理器实例 210

9.2.1 URPR—1的结构 210

9.2.2 URPR—1的指令系统 213

9.2.3 URPR—1系统 215

9.2.4 流水寄存器堆的原理 216

9.2.5 两级软件流水技术 218

9.3 指令级并行处理技术比较 220

9.3.1 超标量和超长指令字 220

9.3.2 时间并行与空间并行 222

第十章 相关性技术 225

10.1 控制流相关的处理技术 225

10.1.1 转移指令对性能的影响 225

10.1.2 减少转移损失的措施 228

10.2.1 结构相关 243

10.2 数据相关的处理技术 243

10.2.2 数据相关 245

第十一章 多级存储体系与存储管理 249

11.1 分级存储器 249

11.1.1 存储器分级的必要性 249

11.1.2 片上多级高缓 251

11.1.3　片外高缓 253

11.1.4　主存储器 260

11.2　存储器管理技术 265

11.2.1　虚拟存储器技术 266

11.2.2　地址转换技术 270

11.2.3　存储保护技术 278

第十二章　总线与互连技术 281

12.1　CPU总线 281

12.1.1 PowerPC 60X总线 282

12.1.2 处理器间总线的特点 293

12.2 系统总线 295

12.2.1 系统总线技术进展 296

12.2.2 PCI局部总线 299

12.3 外围接口 308

第十三章 中断处理技术 311

13.1 流水线的中断处理 311

13.1.1 精确中断与不精确中断 311

13.1.2 精确中断的实现方法 312

13.1.3 中断处理技术的应用 320

13.2 多处理器系统的中断处理 322

14.1 高缓概述 325

第十四章 高缓及其一致性技术 325

14.1.1 高缓的组织与结构 326

14.1.2 增强高缓性能的措施 332

14.2 高缓一致性技术 334

14.2.1 目录协议 336

14.2.2 监测协议 338

14.3 高缓一致性的其他问题 351

14.3.1 多级高缓 351

14.3.2 共享存储器的大规模多处理器系统 352

第十五章 优化编译与指令调度 356

15.1 优化编译 356

15.1.1 优化编译概述 356

15.1.2 MIPS优化编译器 362

15.1.3 优化编译的新课题 368

15.2 指令调度 373

15.2.1 局部调度 374

15.2.2 全局调度 377

参考文献 383