RISC单发射与多发射体系结构PDF电子书下载

目录 3

第一篇 单发射结构RISC 3

第一章 微计算机技术发展综述 3

第二章 RISC设计思想和原理 10

§2.1 计算机体系结构设计思想的演变 10

§2.2 RISC体系结构的特点和定义 18

§2.3 先进微处理器体系结构的发展方向 26

第三章 UCB RISCⅠ与RISCⅡ体系结构设计 31

§3.1 引言 31

§3.2 UCB RISCⅡ结构 31

§3.3 UCB RISCⅠ与RISCⅡ的流水线 38

§3.4 UCB RISCⅡ指令系统特点 41

§3.5 RISCⅡ的数据通路与VLSI实现 47

§3.6 RISCⅡ控制部件 54

第四章 SPARC体系结构 58

§4.1 SPARC概述 58

§4.2 SPARC编程模型 59

§4.3 指令系统 68

§4.4 信号描述 77

§4.5 流水线和指令执行时序 82

§4.6 陷阱处理 85

第五章 MIPS体系结构 88

§5.1 S.U.MIPS结构设计的特点 88

§5.2 S.U.MIPS结构及其实现 90

§5.3 S.U.MIPS的异常事故 94

§5.4 S.U.MIPS的组成和数据通路实现 97

§5.5 MIPS R2000/R3000结构 99

§5.6 MIPS R2000/R3000流水线结构 103

§5.7 MIPS R2000/R3000存储管理 108

§5.8 MIPS R3010FPA浮点处理器 113

第二篇 多发射结构RISC 119

第六章 CACHE、存储管理与总线 119

§6.1 cache概述 119

§6.2 SPARC CMU中的cache控制器 127

§6.3 SPARC CMU中的存储管理 132

§6.4 MBus原理 135

第七章 多发射结构微处理器与编译优化指令调度 140

§7.1 流水线结构与指令调度 140

§7.2 指令调度和指令级并行处理 142

§7.3 指令调度的方法与分类 144

第八章 INTEL80860——超级计算超标量RISC 156

§8.1 80860体系结构特点 156

§8.2 80860的组成 157

§8.3 80860的寄存器堆 164

§8.4 80860的流水线 172

§8.5 80860的指令系统 176

§8.6 80860的存储管理 179

§8.7 80860XP的cache管理和多处理功能支持措施 182

§8.8 80860XP的硬件实现 191

§9.1 概述 199

第九章 嵌入式超标量RISC——INTEL80960 CA/CF 199

§9.2 80960 CA/CF主要设计特点 201

§9.3 80960的组织结构 203

§9.4 80960 CA指令系统 207

§9.5 80960 CA的调用和返回机制 214

§9.6 80960系统控制机构 217

第十章 IBM RS/6000结构及组成 219

§10.1 RS/6000概述 219

§10.2 RS/6000体系结构 220

§10.3 RS/6000硬件组成原理 225

§11.1 MC88110超标量处理器概述 233

第十一章 MOTOROLA 88110超标量RISC 233

§11.2 指令系统体系结构 237

§11.3 指令的读取与发射 240

§11.4 MC88110执行单元 246

§11.5 地址转换机制 249

§11.6 cache操作 251

§11.7 外部总线接口 255

§11.8 两级cache结构 257

第十二章 超流水线RISC体系结构MIPSR4000 258

§12.1 MIPS R4000组成部件 258

§12.2 R4000 CPU流水线结构 262

§12.3 R4000 CPU寄存器和指令系统 268

§12.4 R4000存储管理和系统软件模型 274

§12.5 R4000 cache一致性和多机系统支持 278

§12.6 R4000的引线信号与功能 294

第十三章 超标量超流水线RISC体系结构DEC Alpha 300

§13.1 Alpha 21064的结构 301

§13.2 流水线结构 308

§13.3 DEC Alpha指令系统 309

§13.4 Alpha 21064引线功能和外部接口 316

第十四章 超标量RISC——Super SPARC体系结构特点 331

§14.1 Super SPARC结构中的流水线 331

§14.2 指令发射策略 334

§14.3 转移策略 335

§14.4 浮点部件 336

§14.5 存储器的层次结构 338

§14.6 总线操作 340

§14.7 工艺实现 341

§14.8 第二级cache控制器 341

第十五章 双流水线超标量RISC体系结构INTEL Pentium 343

§15.1 Pentium的结构框图及其特点 343

§15.2 Pentium的流水线和指令执行顺序 345

§15.3 指令配对法则和转移预测 347

§15.4 浮点部件FPU 348

§15.5 片上cache与TLB 349

§15.6 多机系统中cache的一致性 350

参考文献 355