MC68360 QUad集成通信控制器用户手册PDF电子书下载

第一章 简介 1

1.1 QUICC的关键特征 1

1.2 QUICC体系概述 4

1.2.1 CPU32+核心部分 5

1.2.2 系统集成模块(SIM60) 5

1.2.3 通信处理模块(CPM) 5

1.3 MC68302的升级设计 6

1.3.1 体系方法 6

1.3.2 硬件兼容问题 6

1.3.3 软件兼容问题 7

1.4 QUICC不交联系统设计 7

1.5 QUICC串行配置 9

1.6 QUICC串行配置例子 12

1.7 QUICC系统总线配置 14

第二章 信号描述 16

2.1 系统总线信号索引 16

2.1.1 地址总线 16

2.1.2 功能代码(FC3～FC0) 20

2.1.3 数据总线 20

2.1.4 奇偶校验 21

2.1.5 存储控制器 21

2.1.6 中断请求级别(?～?) 22

2.1.7 总线控制信号 22

2.1.8 总线仲裁信号 23

2.1.9 系统控制信号 24

2.1.10 时钟信号 24

2.1.11 仪表测试和仿真信号 25

2.1.13 初始配置引脚(CONFIG) 26

2.1.12 测试信号 26

2.1.14 电源信号 27

2.2 从方式下的系统总线信号索引 27

2.3 片内外围信号索引 29

第三章 QUICC存储变换 31

3.1 双口RAM存储变换 32

3.2 CPM子模块基地址 33

3.3 内部寄存器存储变换 33

3.3.1 SIM寄存器存储变换 33

3.3.2 CPM寄存器存储变换 35

第四章 总线操作 41

4.1 总线传输信号 41

4.1.2 功能代码(FC3～FC0) 42

4.1.1 总线控制信号 42

4.1.3 地址空间(A31～A0) 43

4.1.4 地址选通(?) 43

4.1.5 数据总线(D31～D0) 43

4.1.6 数据选通(?) 43

4.1.7 输出允许(?) 44

4.1.8 字节写入允许(?,?,?,?) 44

4.1.9 总线周期结束信号 44

4.2 数据传输机制 45

4.2.1 动态总线规模调整 45

4.2.2 不匹配的操作数 49

4.2.3 动态总线规模调整和操作数不匹配的影响 54

4.2.5 用?进行同步操作 55

4.2.4 总线操作 55

4.2.6 快速结束周期 56

4.3 数据传输周期 57

4.3.1 读周期 57

4.3.2 写周期 59

4.3.3 读—修改—写周期 61

4.4 CPU空间周期 64

4.4.1 断点响应周期 64

4.4.2 LPSTOP广播周期 65

4.4.3 模块基地址寄存器(MBAR)存取 65

4.4.4 中断响应总线周期 65

4.5 总线异常控制周期 70

4.5.1 总线错误 73

4.5.2 重试操作 75

4.5.3 停机操作 76

4.5.4 双总线故障 78

4.6 总线仲裁 78

4.6.1 总线请求 79

4.6.2 总线允许 80

4.6.3 总线允许响应 81

4.6.4 总线仲裁控制 82

4.6.5 从(禁用CPU32+)方式总线仲裁 83

4.6.6 从(禁用CPU32+)方式总线异常 86

4.6.7 内部存取 86

4.6.8 显示周期 87

4.7 复位操作 89

5.1 概述 92

第五章 CPU32+ 92

5.1.1 特征 93

5.1.2 循环模式指令执行 94

5.1.3 矢量基寄存器 94

5.1.4 异常处理 95

5.1.5 寻址模式 95

5.2 体系总结 95

5.2.1 编程模型 96

5.2.2 寄存器 97

5.3 指令集 98

5.3.1 M68000系列的兼容性 100

5.3.2 指令形式和注意事项 100

5.3.3 指令总结 102

5.3.4 使用TBL指令 117

5.3.5 嵌套子程序调用 122

5.3.6 用NOP指令实现流水线同步化 122

5.4 处理状态 122

5.4.1 状态过渡 122

5.4.2 特权等级 123

5.5 异常处理 124

5.5.1 异常矢量 124

5.5.2 特殊异常的处理 127

5.5.3 故障恢复 133

5.5.4 CPU32+堆栈帧 139

5.6 开发支持 142

5.6.1 CPU32+集成开发支持 142

5.6.2 后台调试模式 143

5.6.3 决定性的操作码跟踪 160

5.7 指令执行时序 161

5.7.1 资源设计 162

5.7.2 指令时序表 166

第六章 系统集成模块(SIM60) 180

6.1 模块概况 180

6.2 模块基址寄存器(MBAR) 181

6.3 系统结构和保护 182

6.3.1 系统结构 183

6.3.2 周期中断定时器(PIT) 186

6.3.3 冻结(支持)功能 188

6.3.4 低功耗停机功能 188

6.5.1 时钟产生方法 189

6.5.2 振荡器(分频)定标器(128分频) 189

6.4 正常操作中的低功耗 189

6.5 SIM60的系统时钟发生器 189

6.5.3 锁相环(PLL) 191

6.5.4 低功耗分频器 191

6.5.5 QUICC的内部时钟信号 192

6.5.6 PLL电源引脚 194

6.5.7 CLKO电源引脚 194

6.5.8 结构引脚(MODCK1～MODCK0) 195

6.6 断点逻辑 195

6.7 外部总线接口控制 196

6.7.1 初始化配置 196

6.8 从模式(禁止CPU32+) 197

6.7.3 E口 197

6.7.2 D口 197

6.8.1 多QUICC系统中的MBAR 198

6.8.2 从模式下的全局片选端(?) 199

6.8.3 从模式下的总线清除 199

6.8.4 从模式下的中断 200

6.8.5 从模式下的引脚差异 200

6.8.6 从模式下的其他功能 200

6.9 程序员的模型 201

6.9.1 模块基址寄存器(MBAR) 201

6.9.2 模块基址寄存器允许(MBARE) 202

6.9.3 系统配置和保护寄存器 203

6.9.4 E口引脚分配寄存器(PEPAR) 218

6.10 内存控制器 219

6.10.1 内存控制器重要特性 220

6.10.2 内存控制器概述 221

6.11 通用片选概述 223

6.11.1 相关寄存器 224

6.11.2 8、16、32位口宽度设置 225

6.11.3 写保护设置 225

6.11.4 可编程的等待状态设置 225

6.11.5 地址和地址空间检测 225

6.11.6 SRAM组奇偶性 225

6.11.7 外部控制器支持 225

6.11.8 全局(Boot)片选操作 226

6.11.9 SRAM总线错误 226

6.12 DRAM控制器概述(DRAM存储库(bank)) 226

6.12.1 DRAM正常存取支持 227

6.12.2 DRAM页模式支持 228

6.12.3 DRAM触发存取支持 229

6.12.4 DRAM存储库奇偶性 229

6.12.5 刷新操作 229

6.12.6 DRAM存储库外部总线支持 230

6.12.7 双驱?线 230

6.12.8 DRAM总线错误 230

6.13 编程模式 231

6.13.1 全局存储器寄存器(GMR) 231

6.13.2 存储器控制器状态寄存器(MSTAT) 235

6.13.3 基寄存器(BR) 236

6.13.4 任选寄存器(OR) 239

6.13.5 DRAM-SRAM操作总结 242

第七章 通信处理器模块(CPM) 243

7.1 RISC控制器 244

7.1.1 RISC控制器配置寄存器(RCCR) 246

7.1.2 RISC微代码校正数目 246

7.2 命令集 246

7.2.1 命令寄存器例子 249

7.2.2 命令执行延迟(latency) 249

7.3 双口RAM 249

7.3.1 缓冲器描述符 250

7.3.2 参数RAM 251

7.4 RISC定时器表 252

7.4.1 RISC定时器表参数RAM 253

7.4.3 RISC定时器事件寄存器(RTER) 254

7.4.2 RISC定时器表目属性 254

7.4.4 RISC定时器屏蔽寄存器(RTMR) 255

7.4.5 SET TIMER命令 255

7.4.6 RISC定时器初始化次序 255

7.4.7 RISC定时器初始化例子 255

7.4.8 RISC定时器中断处理 256

7.4.9 RISC定时器表规则(Algorithm) 256

7.4.10 RISC定时器表的应用:跟踪RISC加载(loading) 256

7.5 定时器 257

7.5.1 定时器关键特性 257

7.5.2 通用定时器单元 257

7.5.3 定时器举例 262

7.6.1 IDMA关键特性 263

7.6 IDMA通道 263

7.6.2 IDMA寄存器 264

7.6.3 接口信号 270

7.6.4 IDMA操作 271

7.6.5 IDMA例子 287

7.7 SDMA通道 289

7.7.1 SDMA总线仲裁和总线传送 290

7.7.2 SDMA寄存器 291

7.8 带时隙分配器的串行接口 293

7.8.1 SI关键特征 294

7.8.2 TSA概述 295

7.8.3 允许与TSA的连接 298

7.8.4 SI RAM 298

7.8.5 SI寄存器 305

7.8.6 SI IDL接口支持 315

7.8.7 SI GCI支持 319

7.8.8 串行接口同步化 322

7.8.9 NMSI配置 322

7.9 波特率发生器(BRGS) 325

7.9.1 自动波特率支持 326

7.9.2 BRG组合寄存器(BRGC) 327

7.9.3 UART波特率示例 329

7.10 串行通信控制器(SCC) 330

7.10.1 SCC概述 331

7.10.2 通用SCC模式寄存器(GSMR) 332

7.10.3 SCC协议专用模式寄存器(PSMR) 339

7.10.4 SCC数据同步寄存器(DSR) 339

7.10.6 SCC缓冲区描述符 340

7.10.5 SCC发送需求寄存器(TODR) 340

7.10.7 SCC参量RAM 342

7.10.8 发自SCC的中断 345

7.10.9 SCC初始化 346

7.10.10 SCC中断处理 346

7.10.11 SCC定时控制 347

7.10.12 数据锁相环(DPLL) 348

7.10.13 时钟误操作检测 352

7.10.14 运行中禁止SCC 353

7.10.15 节约功耗 354

7.10.16 UART控制器 354

7.10.17 HDLC控制器 376

7.10.18 HDLC总线控制器 392

7.10.19 Apple Talk控制器 397

7.10.20 BISYNC控制器 400

7.10.21 透明控制器 415

7.10.22 RAM微指令 426

7.10.23 以太网控制器 426

7.11 串行管理控制器(SMC) 451

7.11.1 SMC概述 452

7.11.2 通用SMC方式寄存器(SMCMR) 453

7.11.3 SMC缓冲区描述符 453

7.11.4 SMC参量RAM 453

7.11.5 运行中禁止SMC 456

7.11.7 作为UART的SMC 458

7.11.6 节省功耗 458

7.11.8 SMC UART举例 468

7.11.9 SMC中断处理 469

7.11.10 SMC作为透明控制器 469

7.11.11 SMC透明NMSI举例 478

7.11.12 SMC透明TSA举例 479

7.11.13 SMC中断处理 480

7.11.14 SMC作为GCI控制器 480

7.12 串行外围界面(SPI) 485

7.12.1 概述 485

7.12.2 SPI关键特征 485

7.12.3 SPI时钟和引脚功能 486

7.12.4 SPI发送/接收过程 487

7.12.5 SPI编程方式 488

7.12.7 SPI从片举例 499

7.12.6 SPI主片举例 499

7.12.8 SPI中断处理 500

7.13 并行接口(PIP) 501

7.13.1 PIP关键特征 501

7.13.2 PIP概述 501

7.13.3 通用I/O引脚(B口) 502

7.13.4 内锁定数据传输 502

7.13.5 脉冲数据传输 503

7.13.6 透明数据传输 505

7.13.7 编程模式 506

7.13.8 Centronics控制器概述 509

7.13.9 B口寄存器 520

7.14.2 并行I/O概述 521

7.14 并行I/O口 521

7.14.1 并行I/O关键特征 521

7.14.3 A口引脚功能 522

7.14.4 A口寄存器 523

7.14.5 A口举例 523

7.14.6 B口引脚功能 525

7.14.7 B口寄存器 526

7.14.8 B口举例 527

7.14.9 C口引脚功能 527

7.14.10 C口寄存器 529

7.15 CPM中断控制器(CPIC) 531

7.15.1 概述 531

7.15.2 CPM中断源优先权 533

7.15.3 屏蔽CPM内的中断源 535

7.15.4 中断矢量产生和计算 536

7.15.5 CPIC编程模型 537

7.15.6 中断处理程序示例 540

第八章 扫描链测试访问口 542

8.1 概述 542

8.2 TAP控制器 543

8.3 边界扫描寄存器 544

8.4 指令寄存器 551

8.4.1 EXTEST 551

8.4.2 SAMPLE/PRELOAD 551

8.4.5 HI-Z 552

8.5 QUICC限制 552

8.4.4 CLAMP 552

8.4.3 BYPASS 552

8.6 非扫描链操作 553

第九章 应用 554

9.1 最小系统结构 554

9.1.1 QUICC的硬件结构 554

9.1.2 存储器接口 556

9.1.3 软件结构 561

9.2 如何进行QUICC的软件测试驱动 563

9.3 从MC68302 IMP发送代码至MC68360 QUICC 567

9.3.1 CPU和编译器 567

9.3.2 异/同 568

9.3.3 关于端接的注意事项 568

9.3.4 如何发送MC68302功能 568

9.4 使用QUICC MC68040组合模式 577

9.4.1 MC68EC040与QUICC的接口 578

9.4.2 存储器接口 582

9.4.3 软件结构 590

9.4.4 多个QUICC与一个MC68EC040的接口 592

9.5 选择MC68EC040的高速缓存模式 593

9.5.1 算法 593

9.5.2 保护 594

9.5.3 MC68EC040的高速缓存操作 594

9.5.4 允许高速缓存模式 594

9.6 QUICC与53C90 SCSI控制器的接口 595

9.6.1 SCSI概述 595

9.6.2 物理接口 595

9.6.3 逻辑接口 599

9.6.4 功能描述 600

9.6.5 硬件结构 601

9.6.6 主动SCSI终接 604

9.6.7 软件结构 604

9.7 使用QUICC作为板自测试的TAP控制器 605

9.7.1 板的布局 606

9.7.2 板测试 607

9.7.3 微控制器接口 608

9.7.4 测试模式的产生 609

9.8 MC68EC030主控器与处于从模式的QUICC的接口 611

9.8.1 MC68EC030与QUICC的接口 611

9.8.2 存储器接口 615

9.8.3 软件结构 620

9.8.5 QUICC使用高速MC68EC030主控器 622

9.8.4 多个QUICC与一个MC68EC030的接口 622

9.9 将后台调试模式连接器置于目标板中 623

第十章 电气特性 625

10.1 最大额定值 625

10.2 温度特性 625

10.3 电源考虑 626

10.4 AC电气指标定义 626

10.5 DC电气指标 628

10.6 AC电源消耗 629

10.7 AC电气指标控制时序 630

10.8 PLL的外部电容 632

10.9 总线操作AC时序指标 633

10.10 总线操作——DRAM存取的AC时序指标 649

10.11 030/QUICC总线类型为从模式的总线仲裁的AC电气指标 654

10.12 030/QUICC总线类型为从模式的内部读/写/应答异步周期的AC电气指标 656

10.13 030/QUICC总线类型为从模式的内部读/写/应答同步周期的AC电气指标 658

10.14 030/QUICC总线类型的SRAM/DRAM周期的AC电气指标 663

10.15 040总线类型为从模式的总线仲裁的AC电气指标 668

10.16 040总线类型为从模式的内部读/写/应答周期的AC电气指标 669

10.17 040总线类型的SRAM/DRAM周期的AC电气指标 672

10.18 IDMA的AC电气指标 679

10.19 PIP/PIO的AC电气指标 681

10.20 中断控制器的AC电气指标 683

10.21 波特率发生器的AC电气指标 684

10.22 时间电气指标 685

10.23 SI电气指标 686

10.25 在NMSI模式中的SCC——内部时钟电气指标 690

10.24 NMSI模式中的SCC——外部时钟电气指标 690

10.26 以太网电气指标 692

10.27 SMC发送模式的电气指标 695

10.28 SPI主片电气指标 696

10.29 SPI从片电气指标 697

10.30 JTAG电气指标 699

第十一章 定货信息和机械数据 702

11.1 标准定货信息 702

11.2 引脚布局——240根引脚、扁平封装、四边引线(QFP) 703

11.3 引脚布局——241根引脚、针点网格阵列(PGA) 705

11.4 引脚布局——357根引脚、球状网格阵列(BGA) 706

11.5 封装尺寸——CQFP(以FE为后缀) 707

11.6 封装尺寸——PGA(以RC为后缀) 708

11.7 封装尺寸——BGA(以ZP为后缀) 709

附录A 串行特性 710

附录B 开发工具和支持 712

B.1 摩托罗拉软件模块 712

B.2 其他协议的软件支持 716

B.3 第三方软件支持 716

B.4 M68360 QUADS开发系统 716

B.5 其它开发板 719

B.6 直接面对目标的开发 719

附录C RISC执行RAM微代码 720

C.1 信号系统#7控制器 720

C.1.1 特性 721

C.2 多重GCI控制器 721

C.2.2 MGCI控制器的主要特性 722

C.2.1 典型应用 722

C.2.3 特性 723

C.3 ATOM1/ATM控制器 723

C.3.1 主要特性 724

C.3.2 特性 724

C.4 PPP的异步HDLC 724

C.4.1 主要特性 724

C.4.2 特性 725

C.5 PROFIBUS控制器 725

C.5.1 主要特性 725

C.6 增强的以太网过滤 726

C.6.1 主要特性 726

C.6.2 特性 726

D.1.1 概述 727

D.1.2 串行接口 727

附录D MC68MH360产品概述 727

D.1 QUICC 32的主要特性 727

D.1.3 系统接口 728

D.2 QUICC结构概述 728

D.2.1 CPU32+核心 728

D.2.2 系统综合模块(SIM60) 729

D.2.3 通信处理控制器(CPM) 730

D.2.4 QMC微代码 731

D.2.5 数据溢出 732

D.2.6 数据管理 733

D.2.7 特性 733

D.2.8 开发支持 734

D.2.9 定货信息 734