数字系统设计与Verilog HDLPDF电子书下载

第1章 EDA技术概述 1

1.1 EDA技术及其发展 1

1.2 Top-down设计与IP核复用 4

1.2.1 Top-down设计 4

1.2.2 Bottom-up设计 5

1.2.3 IP复用技术与SoC 5

1.3数字设计的流程 7

1.3.1设计输入 8

1.3.2综合 9

1.3.3布局布线 9

1.3.4仿真 10

1.3.5编程配置 10

1.4常用的EDA工具软件 10

1.5 EDA技术的发展趋势 14

习题1 15

第2章 FPGA/CPLD器件 16

2.1 PLD器件概述 16

2.1.1 PLD器件的发展历程 16

2.1.2 PLD器件的分类 17

2.2 PLD的基本原理与结构 19

2.2.1 PLD器件的基本结构 19

2.2.2 PLD电路的表示方法 20

2.3低密度PLD的原理与结构 21

2.4 CPLD的原理与结构 25

2.4.1宏单元结构 25

2.4.2典型CPLD的结构 26

2.5 FPGA的原理与结构 29

2.5.1查找表结构 29

2.5.2典型FPGA的结构 32

2.5.3 Cyclone Ⅳ器件结构 35

2.6 FPGA/CPLD的编程元件 38

2.7边界扫描测试技术 42

2.8 FPGA/CPLD的编程与配置 43

2.8.1在系统可编程 43

2.8.2 FPGA器件的配置 45

2.8.3 Cyclone Ⅳ器件的编程 45

2.9 FPGA/CPLD器件概述 48

2.10 FPGA/CPLD的发展趋势 52

习题2 53

第3章 Quartus Prime使用指南 54

3.1 Quartus Prime原理图设计 55

3.1.1半加器原理图设计输入 55

3.1.2 1位全加器设计输入 59

3.1.3 1位全加器的编译 61

3.1.4 1位全加器的仿真 63

3.1.5 1位全加器的下载 67

3.2基于IP核的设计 70

3.2.1模24方向可控计数器 71

3.2.2 4×4无符号数乘法器 78

3.3 SignalTap 11的使用方法 84

3.4 Quartus Prime的优化设置与时序分析 89

习题3 93

实验与设计 95

3-1 8位带符号乘法器 95

3-2补码转换幅度码电路 98

第4章 Verilog设计初步 100

4.1 Verilog的历史 100

4.2 Verilog模块的结构 101

4.3 Verilog基本组合电路设计 105

4.3.1用Verilog设计基本组合电路 105

4.3.2用Verilog设计加法器 105

4.4 Verilog基本时序电路设计 108

4.4.1用Verilog设计触发器 108

4.4.2用Verilog设计计数器 109

习题4 111

实验与设计 111

4-1 Synplify Pro综合器的使用方法 111

4-2 Synplify综合器的使用方法 115

第5章 Verilog语言要素 117

5.1概述 117

5.2常量 118

5.2.1整数（Integer） 118

5.2.2实数（Real） 120

5.2.3字符串（Strings） 120

5.3数据类型 121

5.3.1 net型 122

5.3.2 variable型 123

5.4参数 124

5.4.1参数parameter 124

5.4.2 Verilog-2001中的参数声明 125

5.4.3参数的传递 126

5.4.4 localparam 126

5.5向量 127

5.6运算符 129

习题5 133

实验与设计 134

5-1用altpll锁相环宏模块实现倍频和分频 134

5-2消抖动电路 139

第6章 Verilog语句语法 141

6.1过程语句 141

6.1.1 always过程语句 142

6.1.2 initial过程语句 145

6.2块语句 146

6.2.1串行块begin-end 146

6.2.2并行块fork-join 147

6.3赋值语句 148

6.3.1持续赋值与过程赋值 148

6.3.2阻塞赋值与非阻塞赋值 149

6.4条件语句 151

6.4.1 if-else语句 151

6.4.2 case语句 152

6.5循环语句 157

6.5.1 for语句 157

6.5.2 repeat、while、forever语句 158

6.6编译指示语句 160

6.7任务与函数 161

6.7.1任务（task） 162

6.7.2函数（function） 163

6.8顺序执行与并发执行 167

6.9 Verilog-2001语言标准 168

6.9.1 Verilog-2001改进和增强的语法结构 168

6.9.2属性及PLI接口 177

习题6 179

实验与设计 180

6-1 FIFO缓存器设计 180

第7章 Verilog设计的层次与风格 184

7.1 Verilog设计的层次 184

7.2门级结构描述 184

7.2.1 Verilog门元件 185

7.2.2门级结构描述 187

7.3行为描述 188

7.4数据流描述 189

7.5不同描述风格的设计 190

7.5.1半加器设计 190

7.5.2 1位全加器设计 191

7.5.3加法器的级连 193

7.6多层次结构电路的设计 194

7.6.1模块例化 194

7.6.2用parameter进行参数传递 196

7.6.3用defparam进行参数重载 198

7.7基本组合电路设计 198

7.7.1门电路 198

7.7.2编译码器 199

7.8基本时序电路设计 201

7.8.1触发器 201

7.8.2锁存器与寄存器 202

7.8.3计数器与串并转换器 203

7.8.4简易微处理器 204

7.9三态逻辑设计 206

习题7 208

实验与设计 208

7-1数字表决器 208

第8章 Verilog有限状态机设计 212

8.1有限状态机 212

8.2有限状态机的Verilog描述 214

8.2.1用三个always块描述 215

8.2.2用两个过程描述 216

8.2.3单过程描述方式 218

8.3状态编码 219

8.3.1常用的编码方式 219

8.3.2状态编码的定义 221

8.3.3用属性指定状态编码方式 224

8.4有限状态机设计要点 225

8.4.1复位和起始状态的选择 225

8.4.2多余状态的处理 228

习题8 229

实验与设计 229

8-1流水灯控制器 229

8-2汽车尾灯控制器 231

第9章 Verilog驱动常用I/O外设 234

9.1 4×4矩阵键盘 234

9.2标准PS/2键盘 236

9.3字符液晶 243

9.4汉字图形点阵液晶 248

9.5 VGA显示器 254

9.5.1 VGA显示原理与时序 254

9.5.2 VGA彩条信号发生器 258

9.5.3 VGA图像显示与控制 260

9.6乐曲演奏电路 266

习题9 271

实验与设计 273

9-1实用多功能数字钟 273

第10章 Verilog设计进阶 282

10.1设计的可综合性 282

10.2流水线设计技术 285

10.3资源共享 288

10.4阻塞赋值与非阻塞赋值 290

10.5加法器设计 294

10.5.1行波进位加法器 294

10.5.2超前进位加法器 295

10.5.3数据流描述的加法器 299

10.5.4流水线加法器 300

10.6乘法器设计 300

10.6.1并行乘法器 300

10.6.2移位相加乘法器 302

10.6.3布斯乘法器 305

10.6.4查找表乘法器 307

10.7奇数分频与小数分频 308

10.7.1奇数分频 308

10.7.2半整数分频与小数分频 309

习题10 311

实验与设计 312

10-1小数分频 312

10-2如何在FPGA设计中消除毛刺 314

第11章 Verilog Test Bench仿真 317

11.1系统任务与系统函数 317

11.2用户自定义元件 321

11.2.1组合电路UDP元件 322

11.2.2时序逻辑UDP元件 323

11.3延时模型的表示 325

11.3.1时间标尺定义timescale 325

11.3.2延时的表示与延时说明块 326

11.4 Test Bench测试平台 327

11.5组合和时序电路的仿真 330

11.5.1组合电路的仿真 330

11.5.2时序电路的仿真 332

习题11 333

实验与设计 333

11-1用ModelSim SE仿真8位二进制加法器 333

11-2用ModelSim SE仿真乘累加器 340

第12章 Verilog设计实例 343

12.1 m序列产生器 343

12.1.1 m序列的原理与性质 343

12.1.2 m序列产生器设计 345

12.2 Gold码 347

12.2.1 Gold码的原理与性质 348

12.2.2 Gold码产生器设计 349

12.3 CRC校验码 350

12.4数字过零检测与等精度频率测量 352

12.4.1数字过零检测 352

12.4.2等精度频率测量 354

12.4.3数字频率测量系统顶层设计及仿真 355

12.5 QPSK调制器 360

12.5.1 QPSK调制原理 360

12.5.2 QPSK调制器的设计实现 361

12.5.3 QPSK调制器的仿真 369

12.6小型神经网络 370

12.6.1人工神经网络 370

12.6.2设计实现与仿真 371

12.7数字AGC 374

12.7.1数字AGC技术的原理 375

12.7.2数字AGC的实现与仿真 376

习题12 383

实验与设计 383

12-1异步串行接口（UART） 383

附录A Verilog HDL（IEEE Std 1364-1995）关键字 389

附录B Verilog HDL（IEEE Std 1364-2001）关键字 390

附录C DE2-115介绍 391

附录D有关术语与缩略语 393

参考文献 398