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第1章 数字设计基础 1

1.1数字设计简介 1

1.1.1模拟系统和数字系统 1

1.1.2微处理器与微控制器 2

1.1.3可编程逻辑器件 5

1.1.4集成电路与片上系统 9

1.1.5SoPC系统 11

1.2数制和编码 12

1.2.1十进制和非十进制 12

1.2.2二进制数字系统 13

1.2.3BCD码 15

1.2.4ASCII码 15

1.2.5格雷码 16

1.2.6数据编码 17

1.3数字电路 24

1.3.1基本逻辑门电路 24

1.3.2组合逻辑电路 28

1.3.3组合逻辑电路中的竞争冒险现象 32

1.3.4时序逻辑电路 35

1.3.5CMOS逻辑 38

1.4数字系统的设计方法及流程 41

1.4.1层次化设计流程 41

1.4.2层次化设计的优缺点 43

1.5思考题 43

第2章 硬件描述语言 44

2.1硬件描述语言简介 44

2.2Verilog HDL基本程序结构 45

2.2.1模块 45

2.2.2模块实例引用 46

2.3Verilog HDL语言基础 47

2.3.1标识符 47

2.3.2常量 48

2.3.3变量及数据类型 49

2.3.4运算符和表达式 51

2.3.5过程结构 56

2.3.6控制结构 61

2.3.7语句块 64

2.4系统的描述方法 65

2.4.1结构级描述 66

2.4.2行为级描述 66

2.5设计综合与验证 70

2.5.1设计综合 70

2.5.2设计仿真验证 71

2.6思考题 77

第3章 组合逻辑设计 79

3.1用Verilog HDL实现基本逻辑门电路 79

3.2用Verilog HDL实现组合逻辑 82

3.2.1编码器 82

3.2.2译码器 90

3.2.3多路选择器 93

3.2.4比较器 94

3.2.5加法器 98

3.2.6乘法器 103

3.3组合电路Verilog HDL设计技巧 104

3.3.1合理选择加法电路 105

3.3.2减少关键路径的逻辑级数 106

3.3.3合并if语句提高设计速度 108

3.3.4资源共享 108

3.3.5利用电路的等价性巧妙地“分配”延时 111

3.3.6复制电路、减少扇出（fanout）、提高设计速度 112

3.4思考题 112

第4章 时序逻辑设计 114

4.1同步时序电路和异步时序电路 114

4.1.1同步时序电路和异步时序电路 114

4.1.2同步时序设计的重要性 114

4.2常用时序逻辑电路设计 115

4.2.1触发器和锁存器的设计 115

4.2.2计数器的设计 118

4.2.3移位寄存器的设计 119

4.2.4CRC校验码产生器的设计 120

4.2.5伪随机序列发生器 123

4.3状态机设计 127

4.3.1有限状态机的原理与结构 127

4.3.2可综合状态机的设计 129

4.3.3设计实例 135

4.4流水线设计 137

4.5再谈阻塞赋值与非阻塞赋值 140

4.6提高同步设计时序 148

4.6.1时钟偏移 148

4.6.2异步输入 148

4.6.3数据接口的同步方法 155

4.7思考题 156

第5章 FPGA体系及IP核 158

5.1典型FPGA体系架构 158

5.1.1FPGA的基本工作原理 158

5.1.2FPGA典型架构 159

5.2FPGA内部资源 165

5.2.1时钟 165

5.2.2片内存储器 172

5.2.3DSP模块 174

5.2.4高速接口 176

5.3IP核 176

5.3.1IP核的概念 176

5.3.2软核 177

5.3.3硬核 182

5.4基于IP核的快速数字设计 183

5.4.1基于IP核的快速设计流程 183

5.4.2MATLAB辅助完成FPGA设计 185

5.4.3设计实例 186

5.5思考题 194

第6章 微处理器体系结构及关键技术 196

6.1微处理器体系结构 196

6.1.1计算机体系结构 196

6.1.2微处理器体系结构 197

6.1.3微处理器的工作过程 201

6.1.4存储系统 203

6.1.5Pentium4处理器 203

6.2指令系统 204

6.2.1指令组成 205

6.2.2寻址方式 207

6.2.3CISC和RISC指令集 210

6.3流水线技术 212

6.3.1流水线技术的优势 212

6.3.2流水线结构的操作 213

6.3.3流水线的性能分析 215

6.3.4流水线结构的冒险 217

6.3.5流水线结构的局限性 219

6.3.6超标量处理机 220

6.4高速缓存技术（Cache） 223

6.4.1Cache的工作原理 224

6.4.2Cache的基本结构 226

6.4.3Cache的工作过程 231

6.4.4Cache的一致性问题 234

6.4.5Cache的性能估算 237

6.5ARM微处理器 238

6.6基于Xilinx FPGA平台的微处理器 240

6.7基于Altera FPGA平台的微处理器 241

6.8思考题 242

第7章 MicroBlaze处理器的结构与应用 245

7.1MicroBlaze处理器系统 245

7.1.1MicroBlaze体系架构 246

7.1.2MicroBlaze指令系统 248

7.1.3MicroBlaze事件处理 250

7.1.4MicroBlaze存储器系统 252

7.2MicroBlaze总线结构 256

7.2.1PLB总线系统结构 257

7.2.2AXI总线系统结构 261

7.3MicroBlaze的IP核及设备驱动 264

7.3.1UART控制器 264

7.3.2IIC控制器 268

7.3.3MPMC控制器 270

7.4基于MicroBlaze处理器的开发实例 273

7.4.1利用XPS软件构建硬件平台 274

7.4.2利用SDK软件开发嵌入式软件 283

7.4.3GPIO中断实例软件开发 286

7.5思考题 291

第8章 NiosⅡ处理器的结构与应用 293

8.1NiosⅡ处理器系统 293

8.1.1NiosⅡ体系架构 293

8.1.2NiosⅡ指令系统 298

8.1.3NiosⅡ事件处理 300

8.1.4NiosⅡ存储器系统 302

8.2NiosⅡ总线结构 306

8.2.1Avalon总线 306

8.2.2Avalon-MM总线 307

8.2.3Avalon-Stream总线 309

8.3NiosⅡ的IP核及设备驱动 311

8.3.1定时器 312

8.3.2PIO核 315

8.3.3JTAG UART核 318

8.4基于NiosⅡ处理器的开发实例 321

8.4.1利用QuartusⅡ和Qsys构建硬件平台 323

8.4.2利用NiosⅡEDS开发嵌入式软件 334

8.4.3定时器中断实例软件开发 335

8.5思考题 339

附录A Verilog HDL（IEEE1364—2005）关键字列表 340

参考文献 342