高速实时数字信号处理器SHARC的原理及其应用PDF电子书下载

第1章 概述 1

1.1 DSP的基本概念 1

1.1.1 DSP的结构特点 1

1.1.2 DSP的发展 4

1.2 SHARC简介 7

1.2.1 SHARC的基本结构 7

1.2.2 SHARC指令的特点 9

1.2.3 程序开发过程 10

第2章 SHARC的基本结构与概念 11

2.1 SHARC运算单元 11

2.1.1 SHARC的数据格式 11

2.1.2 算术逻辑单元(ALU) 12

2.1.3 乘法器(MPU) 13

2.1.5 数据寄存器 15

2.1.4 移位器(SHIFTER) 15

2.1.6 小结 16

2.2 SHARC的程序流控制 16

2.2.1 流水线机制 16

2.2.2 指令Cache 17

2.2.3 循环指令的程序流控制 18

2.2.4 分支指令的程序流控制 19

2.2.5 小结 20

2.3 SHARC的中断 20

2.3.1 SHARC中断的基本原理 20

2.3.2 中断向量表及相关的控制寄存器 20

2.3.3 SHARC中断使用 23

2.3.4 中断现场保护 24

2.3.5 中断重入 25

2.3.6 小结 25

2.4.1 地址空间 26

2.4 地址空间和寻址 26

2.4.2 寻址方式 29

2.4.3 各种字长数据的传输 32

2.4.4 小结 34

第3章 DMA传输与串口、Link口通信 35

3.1 DMA传输 35

3.1.1 DMA的基本概念 35

3.1.2 与DMA相关的寄存器 36

3.1.3 外口DMA传输 41

3.1.4 DMA中断 42

3.1.5 DMA的优先级 43

3.1.6 链式DMA 43

3.1.7 小结 47

3.2 串口通信 47

3.2.1 SHARC串口简介 47

3.2.2 重要寄存器及其使用 49

3.2.3 串口中断 54

3.2.4 串口DMA传输 54

3.2.5 应用实例 55

3.2.6 小结 58

3.3 Link口 58

3.3.1 Link口的构成 58

3.3.2 Link口传输协议 59

3.3.3 Link口的控制 59

3.3.4 Link口缓存 62

3.3.5 Link口DMA 63

3.3.6 Link口中断 64

3.3.7 DMA片内数据块搬移 67

3.3.8 小结 72

4.1.1 簇结构和基本形式 73

4.1.2 总线仲裁 73

第4章 SHARC系统设计 73

4.1 SHARC的多处理器系统--簇结构 73

4.1.3 多处理数据传递 75

4.1.4 向量中断(VIRPT) 76

4.1.5 相关的状态寄存器 77

4.1.6 多SHARC互连 77

4.1.7 小结 77

4.2 MeshSP(网格)结构 78

4.2.1 MeshSP(网格)结构的基本形式 79

4.2.2 小结 80

4.3 通过RTOS实现并行处理 81

4.3.1 RTOS简介 81

4.3.2 在RTOS环境下开发并行系统 82

4.4 关键信号、JTAG接口与加载模式 83

4.4.1 关键信号的定义与连接 83

4.3.4 并行程序的开发与调试 83

4.3.5 小结 83

4.3.3 APEX PRO 83

4.4.2 JTAG接口 84

4.4.3 程序自加载 86

4.4.4 小结 89

4.5 高速数字电路设计简介 89

4.5.1 非理想因素 89

4.5.2 端挡匹配 92

4.5.3 串扰性质及其消除 94

4.5.4 传输延时一致性 95

4.5.5 EDA设计 95

4.5.6 SHARC系统设计中应注意的问题 98

4.5.7 小结 100

4.6 SHARC与FLASH MEMORY的接口 100

5.1 SHARC指令系统的组成与分类 106

第五章 SHARC的指令系统 106

5.2 数学运算指令汇编 110

5.2.1 ALU的数学运算指令 110

5.2.2 MPU的数学运算指令 123

5.2.3 Shifter的数学运算指令 125

5.3 程序流控制指令后缀 128

5.4 常用算法 129

5.4.1 开平方 129

5.4.2 除法 130

5.4.3 正弦、余弦函数 130

5.5 SHARC C语言 132

5.5.1 SHARC C程序的开发过程 132

5.5.2 混合编程 135

5.5.3 语法扩展 141

5.5.4 小结 143

6.1 ADSP21061、ADSP21062、ADSP21065简介 144

第6章 SHARC家族其他成员 144

6.2 四SHARC的联合模块--AD14060 145

6.2.1 AD14060的特点 145

6.2.2 AD14060的内部结构 145

6.3 高性能的SHARC二代--ADSP21160 146

6.3.1 ADSP21160的特点 146

6.3.2 单指令多数据流机制(SIMD) 147

6.3.3 多样化的内存访问方式 148

6.3.4 时钟 149

6.4 SHARC家族的飞跃--TigerSHARC 150

6.4.1 TigerSHARC的主要特点 150

6.4.2 TigerSHARC的内核 151

6.5 网上信息 153

附录A 引脚功能描述与芯片封装形式 154

附录B 时序 160

附录C 寄存器 168

参考文献 183