计算机中的纠错码技术PDF电子书下载

第一章 引论 1

1.1 错误图样、信道模型和错误分类 2

1.1.1 错误图样 3

1.1.2 信道模型 3

1.1.3 错误分类 7

1.2 分组码的基本概念 7

1.2.1 分组码的基本概念 7

1.2.2 分组码的码率 8

1.3 分组码的距离度量与纠错能力的关系 9

1.3.1 汉明（Hamming）重量与汉明距离 9

1.3.2 汉明距离与纠错能力的关系 12

参考文献 14

2.1 数学基础 15

2.1.1 群（G） 15

第二章 线性分组码与循环码 15

2.1.2 环（Ring） 19

2.1.3 域（Field） 22

2.1.4 线性空间 24

2.2 线性分组码 27

2.2.1 基本概念 27

2.2.2 码的一致校验矩阵与生成矩阵 29

2.2.3 伴随式与标准阵译码 37

2.3 汉明码及其扩展 42

2.3.1 汉明码的构造 42

2.3.2 汉明码的扩展与扩展码 44

2.3.3 汉明限与完备码 46

2.4 循环码 47

2.4.1 循环码的定义 47

2.4.2 循环码的多项式描述 48

2.4.3 循环码的矩阵描述 52

2.4.4 系统码的生成矩阵与校验矩阵 55

2.4.5 缩短循环码 57

2.4.6 循环码的伴随式计算和错误检测 58

2.5 循环码的编码电路 61

2.5.1 多项式乘除法电路 62

2.5.2 循环码编码器 70

2.6 BCH码与RS码 74

2.6.1 最小多项式与本原多项式 75

2.6.2 BCH码 79

2.6.3 里德一索洛蒙(Reed-Solomon,RS)码 98

参考文献 104

第三章 计算机内存储器中应用的纠错码 106

3.1 汉明码及其变形码 106

3.1.1 截短汉明码及扩展汉明码(SEC-DED码) 106

3.1.2 最佳奇权码 108

3.2 最佳奇权码在银河-I型计算机中的应用 110

3.2.1 H矩阵的选择 110

3.2.2 编译码器的设计 113

3.2.3 编译码器的检测 120

3.2.4 性能评估 120

3.3 存储器芯片码 121

3.3.1 备份行(或列)方案 122

3.3.2 纠错编码方案 122

3.4 GF(2b)上的汉明码 125

3.5 GF(2b)上汉明码的最佳设计 128

3.6 GF(2b)上的汉明码在计算机内存储器中的应用 133

3.6.1 按字节组织内存储器结构 133

3.6.2 编码方案 134

3.6.3 多字节错的检测概率 141

3.7 藤原英二码 143

3.8 陪集码 148

3.9 多字节错误纠错码(tbEC码) 158

3.10 RS码的二元阵映射及SbEC-DbED码 162

参考文献 165

第四章 计算机外存储器中应用的纠错码 168

4.1 循环码的纠检错能力 168

4.2 弗尔(Fire)码 174

4.2.1 弗尔码 175

4.2.2 推广弗尔码 176

4.3 弗尔码的编码和译码 177

4.3.1 弗尔码的编码 177

4.3.2 弗尔码的译码 178

4.4 交错技术 191

4.5 磁盘存储器中的纠错码 192

4.5.1 弗尔码在银河-I型计算机磁盘系统中的应用 193

4.5.2 GF(2b)上的汉明码在巨型计算机磁盘系统中的应用 200

4.6 磁盘阵列中的纠错码 205

4.6.1 编码 205

4.6.2 译码 206

4.6.3 纠双错算法 207

4.7 光盘存储器中的纠错码 209

4.7.1 乘积码 210

4.7.2 光盘系统中的CIRC 211

4.8 磁带存储器中的纠错码 212

参考文献 227

第五章 非对称错与单向纠错码 228

5.1 对称错、非对称错与单向错 228

5.2 非对称错纠检错码的充要条件 229

5.3 构造非对称错纠检错码 231

5.4 单向错纠检错码的充分条件 235

5.5 单向错纠检错码的构造 239

5.5.1 可检所有单向错（AUED）的伯杰（Berger）码 239

5.5.2 可检t个单向错（t-UED）的博斯-林（Bose-Lin）码 242

5.5.3 博斯（Bose）与雷欧（Rao）的等重I-EC AUED码 247

5.5.4 布莱姆（Blaum）与蒂伯尔格（Tiborg）所构造的系统t-EC AUED码 249

5.6 一些评注 253

参考文献 254

第六章 逻辑设计中的编码技术 257

6.1 基本的检错码 258

6.2 自检的概念 261

6.2.1 一般概念 261

6.2.2 检验器的概念 272

6.3 自检组合电路 277

6.3.1 自检算术逻辑部件 278

6.3.2 自检可编程逻辑阵列 299

6.3.3 自检ECC电路 307

6.4 自检时序电路 312

参考文献 313

第七章 容错逻辑设计的实现 315

7.1 自检检验器 315

7.1.1 奇偶校验码检验器 315

7.1.2 两轨码检验器 317

7.1.3 n中取m码检验器 322

7.1.4 可分码检验器 333

7.1.5 广义预测检验器 337

7.2 自检处理器和微处理器 346

7.2.1 自检处理器 346

7.2.2 自检微处理器 349

7.3 错误屏蔽技术 350

参考文献 356