Pentium系列微型计算机原理与接口技术PDF电子书下载

第一章 微处理机系统概论 1

1．1 微处理机的发展 1

1．2 微处理机硬件结构 6

1．2．1 寄存器 6

1．2．2 运算器 9

1．2．3 控制器 10

1．2．4 存储器 13

1．2．5 I/O设备 19

1．2．6 总线结构 23

1．3 计算机数的表示 26

1．3．1 字符的二进制编码 27

1．3．2 数值的表示 29

1．4 微型机主要性能指标 32

习题一 33

第二章 Pentium系统原理 34

2．1 概述 34

2．2 Pentium微处理机体系结构 36

2．2．1 Pentium寄存器 37

2．2．2 Pentium CPU 56

2．3 Pentium微处理机采用的新技术 66

2．3．1 RISC和CISC 66

2．3．2 新型体系结构 67

2．3．3 流水线指令流及分支预测 68

2．4 Pentium指令格式与寻址方式 72

2．4．1 指令格式 72

2．4．2 寻址方式 75

2．5 数据类型 77

习题二 80

第三章 高档Pentium 81

3．1 高能奔腾——pentiumPro 81

3．1．1 RISC技术的采用 81

3．1．2 新型体系结构 82

3．1．3 Pentium Pro的新技术 83

3．1．4 PentiumPro的高性能 84

3．1．5 Pentium Pro的总线 85

3．1．6 Pentium Pro与NT 87

3．1．7 Pentium Pro的内部结构 89

3．1．8 Pentium Pro的流水线 90

3．1．9 指令译码操作 92

3．1．10 寄存器重命名技术 93

3．1．11 乱序执行技术 94

3．1．12 退出流水线操作 95

3．1．13 执行16位程序效果 96

3．1．14 浮点数改进 98

3．2 多能奔腾——Pentium MMX 99

3．2．1 MMX技术简介 100

3．2．2 体系结构的改变 101

3．2．3 简单的乘——累加操作 102

3．2．4 应用 103

3．3 二代奔腾——PentiumⅡ 103

3．3．1 综述 103

3．3．2 体系结构的增强 105

3．3．3 PentiumⅡ的Cache 106

3．3．4 封装 106

3．4 多能奔腾二代——Pentium Ⅲ 107

3．4．1 Pentium Ⅲ的高性能 108

3．4．2 Pentium Ⅲ的低成本 109

3．4．3 SSE指令 110

3．4．4 Pentium Ⅲ的微体系结构 113

3．4．5 微处理机序列号 116

习题三 120

第四章 Pentium存储管理 121

4．1 综述 121

4．1．1 存储器系统 121

4．1．2 存储管理 122

4．2 Pentium分段存储管理 126

4．1．3 存储器结构 126

4．2．1 平台管理方式 127

4．2．2 保护方式下的平台方式 128

4．2．3 多段存储管理方式 128

4．3 Pentium段的转换 131

4．3．1 存储器段及其寄存器 133

4．3．2 段选择符 134

4．3．3 段描述符 135

4．3．4 段描述符表 141

4．3．5 描述符表基址寄存器 142

4．4 Pentium分页存储管理 143

4．5 Pentium页转换 146

4．5．1 允许分页位 148

4．5．2 线性地址 148

4．5．3 页表 149

4．5．4 页表项 149

4．5．5 转换旁视缓冲存储器TLB 152

4．6 Pentium页级保护 152

4．7 Pentium段与页转换组合 155

4．7．5 页和段边界对准 156

4．7．4 页和段边界不必对准 156

4．7．3 页覆盖段 156

4．7．2 段覆盖页 156

4．7．1 平台存储管理方式 156

4．7．6 每段的页表 157

4．8 保护方式下的多任务处理 157

习题四 158

第五章 高速缓冲存储器Cache 160

5．1 概述 160

5．1．1 什么是Cache 160

5．1．2 技术术语 161

5．2．1 Pentium片内Cache的配置 163

5．2 Pentium Cache配置方案 163

5．2．2 影响Cache性能的因素 167

5．2．3 Cache大小规模和性能 168

5．2．4 缔合方式和性能 169

5．2．5 实际Cache 173

5．3 指令Cache和数据Cache 173

5．4 Cache操作方式 175

5．4．1 数据Cache 177

5．4．2 数据Cache更新方案 177

5．4．3 指令Cache 178

5．4．4 Cache读/写操作 178

5．4．5 数据Cache路径 180

5．4．6 Cache替换算法与规则 183

5．4．7 Cache写贯穿 184

5．4．8 Cache写回 184

5．4．9 Cache刷新 185

5．5 二级Cache 186

5．5．1 二级Cache的概念 186

5．5．2 二级Cache与一级Cache的关系 187

5．5．3 统一的二级Cache 190

5．5．4 数据传送方式 194

5．6 一致性协议 196

5．6．1 MESI Cache一致性协议模型 197

5．6．2 指令Cache一致性协议 198

5．6．3 基本MESI状态转换 198

习题五 200

第六章 浮点部件 201

6．1 综述 201

6．2 浮点部件体系结构 203

6．2．1 数值寄存器 203

6．2．2 状态字寄存器 205

6．2．3 控制字寄存器 209

6．2．4 标记字寄存器 210

6．2．5 最后的指令操作码字段 211

6．2．6 数值指令和数据指针 212

6．3 浮点流水线操作 214

6．3．1 浮点指令的流动 214

6．3．2 安全指令的识别 215

6．3．3 旁路BYPASSES 216

6．4 计算基础 217

6．4．1 数字系统 217

6．4．2 数据类型和格式 219

6．4．3 舍入控制 223

习题六 224

6．4．4 精度控制 224

第七章 中断 226

7．1 中断的概念 226

7．1．1 概述 226

7．1．2 中断系统 227

7．2 异常与中断 228

7．2．1 中断源分类 228

7．2．2 中断控制器 230

7．2．3 异常和中断向量 230

7．2．4 指令的重新启动 231

7．3．3 RF对调试故障的屏蔽 232

7．3．2 IF屏蔽INTR 232

7．3．1 不可屏蔽中断对未来的不可屏蔽中断的屏蔽 232

7．3 允许及禁止中断 232

7．3．4 MOV和POP指令对堆栈段中某些异常和中断的屏蔽 233

7．4 中断描述符表 233

7．4．1 异常和中断同时存在时的优先级 233

7．4．2 中断描述符表IDT 235

7．4．3 中断描述符表内描述符 236

7．5 中断任务和中断过程 236

7．5．1 中断过程 237

7．5．2 中断任务 239

7．6 错误代码 240

7．7 异常条件 241

7．7．1 中断O——除法错 241

7．7．2 中断1——调试异常 241

7．7．3 中断3——断点 242

7．7．4 中断4——溢出 242

7．7．5 中断5——边界检查 242

7．7．6 中断6——无效操作码 242

7．7．7 中断7——设备不可用 243

7．7．8 中断8——双故障 243

7．7．10 中断10——无效任务状态段 245

7．7．9 中断9——(由Intel保留，未使用) 245

7．7．11 中断11——段不存在 246

7．7．12 中断12——堆栈异常 247

7．7．13 中断13——一般保护 248

7．7．14 中断14——页故障 249

7．7．15 中断16——浮点错 251

7．7．16 中断17——对准检查 253

7．8 异常和错误小结 254

习题七 256

8．1 总线的概念 257

8．1．1 定义和术语 257

第八章 总线 257

8．1．2 总线标准的四个特性 258

8．1．3 总线分类 259

8．1．4 总线操作 260

8．1．5 总线配置结构 262

8．2 数据传送机制 266

8．2．1 实际存储器和I/O接口 266

8．2．2 数据传送机制 267

8．2．3 与8位、16位、32位以及64位存储器的接口 268

8．3 总线周期 271

8．3．2 成组周期 273

8．3．1 单传送周期 273

8．3．3 中断确认周期 275

8．3．4 专用总线周期 276

8．4 EISA总线 277

8．4．1 EISA技术术语 277

8．4．2 EISA系统 277

8．4．3 EISA总线的性能特征 279

8．4．4 EISA适配器 279

8．4．5 EISA总线插槽 279

8．5．1 高速图形适配器 281

8．5 VESA总线 281

8．5．2 总线频率和数据传送速率 282

8．5．3 DMA和中断 282

8．5．4 VESA适配器 282

8．5．5 VESA总线插槽 283

8．6 PCI总线 284

8．6．1 PCI局部总线的特征 285

8．6．2 PCI总线卡的安装——即插即用 286

8．6．3 PCI接插件 287

8．6．4 PCI性能 288

8．6．5 PCI的前景 288

8．6．6 PCI总线操作 290

8．6．7 总线命令 291

8．6．8 DMA和中断 291

8．6．9 PCI适配器 292

8．6．10 PCI总线信号 292

习题八 294

第九章 模数转换及数模转换 296

9．1 概述 296

9．2 D/A转换 297

9．2．1 D/A转换器的基本原理 297

9．2．2 权电阻解码网络D/A转换器 298

9．2．3 T形电阻解码网络D/A转换器 300

9．3 D/A转换器的主要技术指标 302

9．4 A/D转换器 304

9．4．1 采样/保持器 304

9．4．2 A/D转换器的基本原理 305

9．5 A/D转换器的主要技术指标 308

9．6 D/A转换芯片介绍 310

9．6．1 AD7522的性能指标 310

9．6．2 AD7522的各功能部件与引脚功能 311

9．7 A/D转换芯片介绍 315

习题九 319

10．1．1 82C37A的内部结构 320

第十章 外围接口芯片 320

10．1 82C37A-5高性能可编程DMA控制器接口 320

10．1．2 82C37A的微处理机接口 327

10．1．3 82C37A的DMA接口 328

10．2 CHMOS可编程时间间隔定时器芯片82C54 330

10．2．1 82C54的方框图 331

10．2．2 82C54的体系结构 332

10．3 82C55A可编程外围接口 334

10．4 82C59A可编程中断控制器 338

10．4．1 82C59A的方框图 339

10．4．2 82C59A的内部体系结构 341

10．4．3 82C59A的程序设计 342

习题十 348

第十一章 多功能高集成外围器件82371 350

11．1 概述 353

11．1．1 PCI与ISA/EIO之间的桥 353

11．1．2 IDE接口(总线主控设备的权力和同步的DMA方式) 354

11．1．3 具有兼容性的模块(DMA控制器、定时器/计数器、中断控制器) 354

11．1．4 增强的通用串行总线(USB)控制器 355

11．1．5 实时时钟(Real Time Clock)RTC 355

11．1．10 可配置性 356

11．1．9 系统管理总线 356

11．2 寄存器地址空间 356

11．1．7 Pentium和PentiumⅡ微处理机接口 356

11．1．6 GPIO和芯片选择逻辑 356

11．1．8 增强的电源管理 356

11．2．1 PCI/ISA桥配置 357

11．2．2 IDE配置 357

11．2．3 通用串行总线USB配置 358

11．2．4 电源管理配置 358

11．3 PCI与ISA/EIO之间桥的寄存器 358

11．3．1 PCI与ISA/EIO之间桥的PCI配置空间所需寄存器(PCI功能O) 358

11．3．2 DMA/EIO之间桥的I/O空间所需寄存器 359

11．4．1 IDE控制器PCI配置寄存器(PCI功能1) 360

11．4 IDE控制器寄存器(PCI功能1) 360

11．4．2 IDE控制器I/O空间寄存器 361

11．5 USB主控制器寄存器(PCI功能2) 361

11．5．1 USB主控制器的PCI配置寄存器(PCI功能2) 361

11．5．2 USB主控制器I/O空间寄存器 362

11．6 电源管理寄存器 362

11．6．1 PCI配置的电源管理寄存器(PCI功能3) 362

11．6．2 电源管理I/O寄存器 364

11．6．3 SMBus的I/O空间寄存器 364

11．7．1 存储器和I/O地址映像 365

11．7 PCI/ISA桥的功能 365

11．7．2 PCI总线对BIOS存储器的访问 366

11．7．3 ISA/EIS接口 368

11．7．4 DMA控制器 368

11．7．5 PCI DMA 369

11．7．6 中断控制器 370

11．7．7 系列中断(串行中断) 371

11．7．8 定时器/计数器 371

11．7．9 实时时钟 372

11．7．10 X——总线支持 372

11．8 IDE控制器功能描述 373

11．7．11 复位支持 373

11．8．1 IDE信号配置 374

11．8．2 ATA寄存器模块译码 375

11．8．3 PIO IDE事务处理 376

11．8．4 总线主控设备功能 377

习题十一 379

第十二章 多功能高集成外围器件82443 380

12．1 概述 380

12．1．1 82443MX主要特征 381

12．1．2 44OMX配置特征 382

12．2 体系结构概述 385

12．3 中央处理机CPU复位 386

12．4．1 可寻址的存储空间 387

12．4 系统地址映像 387

12．4．2 存储器映像 388

12．4．3 系统管理方式SMM 390

12．4．4 存储器阴影区 390

12．4．5 译码规则和跨过桥的地址映像 390

12．4．6 输入/输出地址空间 391

12．5 功能描述 392

12．6 存储器接口 394

12．6．1 动态随机存储器DRAM接口 394

12．6．3 系统存储管理 395

12．6．2 动态随机存储器结构和配置 395

12．7 AC’97音频和调制解调器控制器 396

12．7．1 AC’97音频控制器 396

12．7．2 AC’97调制解调器控制器 397

12．7．3 AC’97控制器的连接 397

12．8 PCI接口 398

12．8．1 PCI接口概述 398

12．8．2 X——总线 399

12．8．3 系统管理总线SMBus 399

12．8．5 系统时钟 400

12．8．4 GPIO 400

习题十二 401

第十三章 汇编语言程序设计 402

13．1 汇编语言基础 402

13．1．1 汇编语言概述 402

13．1．2 语句格式 403

13．2 汇编语言程序结构 409

13．2．1 源程序结构 409

13．2．2 伪操作语句 412

13．2．3 宏操作 429

13．2．4 过程 432

13．2．5 宏操作和过程的比较 435

13．3 汇编程序设计 436

13．3．1 顺序结构程序设计 436

13．3．2 分支程序设计 438

13．3．3 循环程序设计 445

13．3．4 子程序 452

13．3．5 中断 463

13．3．6 发声程序 465

习题十三 466

参考文献 468