高级FPGA设计 结构、实现也优化PDF电子书下载

第1章 高速度结构设计 1

1.1 高流量 1

1.2　低时滞 3

1.3　时序 4

1.3.1　添加寄存器层次 5

1.3.2　并行结构 6

1.3.3　展平逻辑结构 8

1.3.4　寄存器平衡 9

1.3.5　重新安排路径 11

1.4　小结 13

第2章 面积结构设计 14

2.1　折叠流水线 14

2.2　基于控制的逻辑复用 16

2.3　资源共享 18

2.4　复位对面积的影响 19

2.4.1　无复位的资源 20

2.4.2　无置位的资源 21

2.4.3　无同步复位的资源 21

2.4.4　复位RAM 23

2.4.5　利用置位／复位触发器引脚 24

2.5　小结 27

第3章 功耗结构设计 28

3.1　时钟控制 28

3.1.1　时钟偏移 30

3.1.2　控制偏移 30

3.2　输入控制 32

3.3　减少供电电压 33

3.4　双沿触发触发器 33

3.5　修改终端 34

3.6　小结 34

第4章 设计实例：高级加密标准 36

4.1　AES结构 36

4.1.1　一级字节代换 39

4.1.2　零级行间移位 39

4.1.3　两个流水线级列混合 40

4.1.4　一级轮密钥加 41

4.1.5　紧缩结构 41

4.1.6　部分流水线结构 44

4.1.7　完全流水线结构 46

4.2　性能与面积 51

4.3　其他的优化 52

第5章 高级设计 54

5.1　抽象设计技术 54

5.2　图形状态机 54

5.3　DSP设计 58

5.4　软硬件协同设计 62

5.5　小结 63

第6章 时钟区域 64

6.1　跨越时钟区域 65

6.1.1　准稳态 66

6.1.2　解决方案一：相位控制 67

6.1.3　解决方案二：双跳技术 68

6.1.4　解决方案三：FIFO结构 70

6.1.5　分割同步模块 74

6.2　在ASIC样机中的门控时钟 74

6.2.1　时钟模块 74

6.2.2　选通移除 75

6.3　小结 76

第7章 设计实例：I2S与SPDIF 77

7.1　I2S 77

7.1.1　协议 77

7.1.2　硬件结构 78

7.1.3　分析 80

7.2　SPDIF 81

7.2.1 协议 81

7.2.2　硬件结构 83

7.2.3　分析 88

第8章 实现数学函数 89

8.1　硬件除法 89

8.1.1　乘法和移位 89

8.1.2　迭代除法 90

8.1.3　Goldschmidt方法 91

8.2　泰勒和Mactaurin级数展开 92

8.3　CORDIC算法 94

8.4　小结 95

第9章 设计实例：浮点单元 96

9.1 浮点格式 96

9.2　流水线结构 96

9.2.1　Verilog实现 99

9.2.2　资源和性能 104

第10章　复位电路 105

10.1　同步和异步复位 105

10.1.1　完全异步复位的问题 105

10.1.2　完全同步复位 107

10.1.3　异步确立同步释放 108

10.2　混合复位类型 109

10.2.1　不可复位触发器 109

10.2.2　内部产生复位 110

10.3　多时钟区域 112

10.4　小结 112

第11章 高级仿真 113

11.1　测试台结构 113

11.1.1　测试台元件 113

11.1.2　测试台流程 114

11.2　系统激励 117

11.2.1 MATLAB 117

11.2.2　总线功能模型 118

11.3　编码覆盖范围 119

11.4　门级仿真 119

11.5　触发覆盖范围 121

11.6　运行时间陷阱 123

11.6.1　时间刻度 123

11.6.2　毛刺抑制 124

11.6.3　组合延时模型 124

11.7　小结 126

第12章 综合编码 128

12.1　判决树 128

12.1.1　特权与并行性 129

12.1.2　完全条件 131

12.1.3　多控制分支 134

12.2　陷阱 134

12.2.1　阻塞与非阻塞 134

12.2.2　for环路 137

12.2.3　组合环路 139

12.2.4　推论的锁存器 140

12.3　设计组织 141

12.3.1　分割 141

12.3.2　参数化 143

12.4　小结 145

第13章　设计实例：安全散列算法 147

13.1　SHA-1结构 147

13.2　实现结果 152

第14章 综合优化 153

14.1　速度与面积 153

14.2　资源共享 155

14.3　流水线、重新定时和寄存器平衡 157

14.3.1 复位对寄存器平衡的影响 160

14.3.2　重新同步寄存器 160

14.4　有限状态机编译 161

14.5　黑匣子 164

14.6　物理综合 166

14.6.1　前向注释和反向注释 167

14.6.2　基于图形的物理综合 168

14.7　小结 169

第15章　布图 170

15.1　设计分割 170

15.2　关键路径布图 172

15.3　布图风险 173

15.4　最佳布图 174

15.4.1　数据通道 174

15.4.2　高扇出 175

15.4.3　器件结构 176

15.4.4　可重用性 177

15.5　减小功耗 177

15.6　小结 178

第16章 布局布线优化 179

16.1　优化约束 179

16.2　布局和布线之间的关系 181

16.3　逻辑复制 182

16.4　跨层次优化 183

16.5　L/O寄存器 184

16.6　封装因子 186

16.7　映射逻辑到RAM 186

16.8　寄存器排序 187

16.9　布局种子 188

16.10　指导布局和布线 189

16.11　小结 189

第17章 设计实例：微处理器 191

17.1　SRC结构 191

17.2　综合优化 193

17.2.1　速度与面积 193

17.2.2　流水线 194

17.2.3　物理综合 195

17.3　布图优化 195

17.3.1　分割布图 195

17.3.2　关键路径布图：提取1 197

17.3.3　关键路径布图：提取2 198

第18章 静态时序分析 200

18.1　标准分析 200

18.2　锁存器 203

18.3　异步电路 206

18.4　小结 207

第19章 PCB的问题 208

19.1 电源供电 208

19.1.1　供电要求 208

19.1.2　稳压 210

19.2　去耦电容 211

19.2.1　概念 211

19.2.2　计算数值 212

19.2.3　电容器布局 213

19.3　小结 215

附录A　AES密码的流水线级 216

附录B SRC处理器的顶层模块 228

参考文献 242