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第一章 系统总论 1

1.1　微处理器 1

目录 1

1.2　协处理器 3

1.3　中断控制器 3

1.4　时钟发生器 3

1.5　DMA控制器 4

第二章　内部结构 5

2.1　总线接口单元 6

2.2　代码预取单元 6

2.3　指令译码单元 6

2.6　页管理单元 7

2.4　执行单元 7

2.5　段管理单元 7

第三章　局部总线接口 8

3.1　总线操作 10

3.1.1　总线状态 11

3.1.2　地址流水线方法 15

3.1.3　32位数据总线传输和参数对齐 15

3.1.4　读周期 18

3.1.5　写周期 20

3.1.6　流水地址周期 20

3.1.7　中断响应周期 23

3.1.9　BS16周期 24

3.1.8　停止／停机周期 24

3.1.10　16位字节选通和参数对齐 25

3.2　总线定时 28

3.2.1　读周期定时 29

3.2.2　写周期定时 30

3.2.3 READY＃信号定时 30

3.3　时钟发生器 31

3.3.1　82384时钟发生器 31

3.3.2　时钟定时 32

3.4　中断 32

3.4.1　不可屏蔽中断（NMI） 33

3.4.2　可屏蔽中断（INTR） 33

3.5　总线锁定 34

3.4.3　中断等待时间 34

3.5.1　锁定周期的建立 35

3.5.2　锁定周期定时 35

3.5.3　LCCK＃信号保持时间 36

3.6 HOLD/HLDA（HOLD确认） 36

3.6.1 HOLD/HLDA定时 36

3.6.2　HOLD信号延迟 37

3.6.3　HOLD状态引脚的情况 39

3.7　复位（RESET） 39

3.7.1 RESET定时 39

3.7.3　80386外部状态 41

3.7.2　80386内部状态 41

4.1　等待状态和流水操作 42

第四章　性能考虑 42

第五章　协处理器硬件接口 44

5.1　80287数值协处理器接口 44

5.1.1　80287的连接 44

5.1.2　80287总线周期 46

5.1.3　80287时钟输入………………………………………………………………（ 46 ）5.2　80387数值协处理器接口 46

5.2.1　80387的连接………………………………………………………………（ 46 ）5.2.2　80387总线周期 48

5.2.3　80387时钟输入 48

5.4　设计一个可升级的80386系统 49

5.4.1　80287/80387的识别 49

5.3　与80287/80387连接的局部总线的活动 49

5.4.2　80387仿真器 52

第六章　存贮器接口 53

6.1　存储器速度与性能和价格的关系 53

6.2　基本的存贮器接口 53

6.2.1　PAL器件 53

6.2.2　地址锁存器 55

6.2.3　地址译码器……………………………………………………………………（56 ）6.2.4　数据收发器……………………………………………………………………（56 ）6.2.5　总线控制逻辑 56

6.2.6　EPROM接口 59

6.2.7 SRAM接口 62

6.2.8　16位接口 64

6.3.2　DRAM存储器的性能 65

6.3.1　多体交叉存储器 65

6.3　动态RAM（DRAM）接口 65

6.3.3　DRAM控制器 66

6.3.3.1　3-CLK DRAM控制器 66

6.3.3.2　2-CLK DRAM控制器 70

6.3.4　DRAM设计变动 70

6.3.5　刷新周期 73

6.3.5.1　分布刷新 74

6.3.5.2　突发刷新 74

6.3.5.3　DMA刷新 74

6.3.6　初始化 75

6.3.7　时序关系分析 75

第七章　高速缓存／子系统 76

7.1　高速缓存／简介 77

7.1.1　程序的局部性 77

7.1.2　块提取 77

7.2　高速缓存／组织 78

7.2.1　全相联高速缓存 78

7.2.2　直接映象高速缓存 79

7.2.3　组相联高速缓存 81

7.3　高速缓存更新 82

7.3.1　通写系统 82

7.3.2　经过缓冲的通写系统 82

7.3.4　高速缓存的一致性 83

7.3.3　回写系统 83

7.4　系统结构和性能 84

7.5　通过高速缓存的DMA 85

7.6　高速缓存举例 86

7.6.1　示例的设计 86

7.6.2　示例高速缓存的组织 86

7.6.3　示例高速缓存的实现 89

第八章　I/O接口………………………………………………………………………（90 ）8.1 I/O映象和存储器映象 90

8.2　8位、16位和32位I/O接口 90

8.2.1　地址译码 90

8.2.5　线性片选 91

8.2.4　32位I/O 91

8.2.3 16位I/O 91

8.2.2　8位I/O 91

8.3　基本I/O接口 93

8.3.1　地址锁存器 94

8.3.2　地址译码器 94

8.3.3　数据收发器 95

8.3.4 总线控制逻辑 95

8.4　I/O操作的时间分析………………………………………………（ 96 ）8.5　基本I/O举例 101

8.5.1　8274串行控制器 101

8.5.2 8259A中断控制器 102

8.5.2.1 单个中断控制器 102

8.5.2.2 级联中断控制器 102

8.6 80286兼容的总线周期 103

8.5.2.3 处理多于64个中断 103

8.6.2 S0＃/S1＃产生器 107

8.6.3 等待状态产生器 107

8.6.1 A0/A1产生器 107

8.6.4 总线控制器和总线仲裁器 108

8.6.5 82258 ADMA控制器 108

8.6.5.1 82258作为总线主控器 109

8.6.5.2 82258作为外部设备 110

8.6.6 82586局部网络协处理器 110

8.6.6.1 专用CPU……………………………………………………………（112 ）8.6.6.2 无耦合双端口存储器……………………………………………………（112 ）8.6.6.3 耦合双端口存储器 113

8.6.6.4 共享总线 113

9.2 MULTIBUS？Ⅰ接口例子 114

第九章 MULTIBUS？Ⅰ和0336 114

9.1 MULTIBUS？Ⅰ（IEEE 796） 114

9.2.1　地址锁存和数据传送 116

9.2.2　地址译码 117

9.2.3　等待状态产生器 117

9.2.4　总线控制器和总线仲裁器 119

9.3 MULTIBUS Ⅰ接口的时序分析 119

9.4 82289总线仲裁器 119

9.4.1 优先级判决办法 122

9.4.2 82289操作模式 124

9.5.1 MULTIBUS？Ⅰ的中断响应 125

9.4.3 MULTIBUS？Ⅰ锁定周期 125

9.5 MULTIBUS？Ⅰ的其它设计考虑 125

9.5.2 MULTIBUS？Ⅰ字节传送时的字节交换 127

9.5.3 MULTIBUS？Ⅰ访问的总线超时功能 127

9.5.4 MULTIBUS？Ⅰ掉电处理 127

9.6 iLBXTM总线扩充 129

9.7 MULTIBUS？Ⅰ的双端口RAM 130

9.7.1 避免双端口RAM的死锁 130

第十章 MULTIBUS？Ⅰ和80386 131

10.1 MULTIBUS？Ⅱ标准 131

10.2 并行系统总线（iPSB） 131

10.2.1 iPSB接口 133

10.2.1.1 BAC信号 134

10.2.1.2 MIC信号 135

10.3 局部总线扩充（iLBXTMⅡ） 135

10.4 串行系统总线（iSSB） 136

第十一章 物理设计和查错 137

11.1 电源和地的要求 137

11.1.1 电源和接地极板 137

11.1.2 去耦电容 138

11.2 高频设计考虑 139

11.2.1 线路终端 139

11.2.2 干扰 140

11.2.3 锁定 141

11.4 热特性 142

11.3 时钟分布和终端 142

11.5 查错考虑 144

11.5.1 硬件查错特点 144

11.5.2 总线接口 145

11.5.3 最简单的诊断程序 145

11.5.4 步进式地建立和查错一个系统 146

11.5.5 其它简单的诊断软件 148

11.5.6 查错线索 149

第十二章 测试能力 151

12.1 内部测试………………………………………………………………（ 151 ）12.1.1 自动的自测式…………………………………………………………（151 ）12.1.2 转换旁视缓冲器测试 152

PAL-1功能 154

12.2 板线测试 154

附录A 局部总线控制PAL描述 154

PAL-2功能 155

PAL方程 155

附录B 80387仿真器PAL描述 173

附录C DRAM PAL描述 174

DRAM状态PAL 174

DRAM控制PAL 190

刷新间隔计数器PAL 195

刷新地址计数器PAL 198

定时器参数 200