EDA技术与Verilog设计PDF电子书下载

第1章　EDA技术概述 1

1.1　EDA技术及其发展 1

1.2　Top-down设计与IP核设计 4

1.2.1　Top-down设计 4

1.2.2　Bottom-up设计 5

1.2.3　IP复用技术与SOC 5

1.3　EDA设计的流程 7

1.3.1　输入 8

1.3.2　综合 10

1.3.3　适配 11

1.3.4　仿真 11

1.3.5　编程 12

1.4　常用的EDA软件工具 12

1.5　EDA技术的发展趋势 16

习题 17

第2章　PLD器件 18

2.1　概述 18

2.2　PLD的分类 18

2.2.1　按集成度分类 19

2.2.2　按编程特点分类 19

2.2.3　按结构特点分类 20

2.3　PLD的基本原理与结构 21

2.4　低密度PLD的原理与结构 23

2.5　CPLD的原理与结构 27

2.5.1　宏单元结构 27

2.5.2　典型CPLD的结构 29

2.6　FPGA的原理与结构 31

2.6.1　查找表结构 31

2.6.2　典型FPGA的结构 34

2.7　PLD器件的编程元件 37

2.7.1　熔丝型开关 37

2.7.2　反熔丝型开关 38

2.7.3　浮栅编程元件 39

2.7.4　基于SRAM的编程元件 41

2.8　边界扫描测试技术 42

2.9　在系统编程 44

2.10　FPGA/CPLD器件概述 44

2.10.1　Lattice的FPGA/CPLD 44

2.10.2　Xilinx的FPGA/CPLD 46

2.10.3　Altera的FPGA/CPLD 48

2.11　PLD的发展趋势 50

习题 51

第3章 典型FPGA/CPLD的结构与配置 52

3.1 Stratix高端FPGA系列 52

3.1.1　Stratix器件 52

3.1.2　Stratix Ⅱ器件 55

3.2 Cyclone低成本FPGA系列 58

3.2.1　Cyclone器件 58

3.2.2　Cyclone Ⅱ器件 63

3.3 ACEX 1K器件 65

3.4　典型CPLD器件 69

3.4.1　MAX Ⅱ器件 69

3.4.2　MAX 7000器件 70

3.5 FPGA/CPLD的配置 73

3.5.1　CPLD器件的配置 74

3.5.2　FPGA器件的配置 75

习题 80

第4章　Quartus Ⅱ集成开发工具 81

4.1　Quartus Ⅱ原理图设计 81

4.1.1　半加器原理图输入 81

4.1.2　半加器编译与仿真 86

4.1.3　全加器设计与仿真 91

4.2　Quartus Ⅱ文本设计 92

4.2.1　创建工程文件 93

4.2.2　编译与仿真 95

4.3　Quartus Ⅱ的优化设置 100

4.3.1　Setting设置 100

4.3.2　分析与综合设置 101

4.3.3　优化布局布线 102

4.3.4　设计可靠性检查 109

4.4　Quartus Ⅱ的时序分析 112

4.4.1　时序设置与分析 112

4.4.2　时序逼近 115

4.5　Synplify Pro/Synplify综合器 118

习题 127

第5章　Verilog设计初步 133

5.1　Verilog简介 133

5.2　Verilog设计举例 135

5.3　Verilog模块的结构 139

5.4　Verilog语言要素 142

5.5　常量 143

5.6　数据类型 146

5.6.1　net型 146

5.6.2　variable型 148

5.7　参数 149

5.8　向量 150

5.9　运算符 152

习题 156

第6章　Verilog设计进阶 158

6.1　过程语句 159

6.1.1　always过程语句 159

6.1.2　initial过程语句 162

6.2　块语句 163

6.2.1　串行块begin-end 163

6.2.2　并行块fork-join 164

6.3　赋值语句 165

6.3.1　持续赋值与过程赋值 165

6.3.2　阻塞赋值与非阻塞赋值 166

6.4　条件语句 168

6.4.1　if-else语句 168

6.4.2　case语句 169

6.5　循环语句 172

6.5.1　for语句 172

6.5.2　其他循环语句 173

6.6　编译指示语句 176

6.7　任务与函数 178

6.7.1　任务 178

6.7.2　函数 181

6.8　顺序执行与并发执行 184

习题 186

第7章　Verilog设计的层次与风格 189

7.1　Verilog设计的层次 189

7.2　结构描述 189

7.2.1　Verilog内置门元件 190

7.2.2　门级结构描述 192

7.3　行为描述 193

7.4　数据流描述 194

7.5　不同描述风格的设计 195

7.6　基本组合电路设计 200

7.6.1　门电路 200

7.6.2　编译码器 202

7.6.3　数据选择器 205

7.6.4　其他组合电路 206

7.7　基本时序电路设计 206

7.7.1　触发器 206

7.7.2　锁存器与寄存器 208

7.7.3　计数器与串-并转换器 210

7.7.4　简易微处理器 211

习题 213

第8章　宏功能模块设计 214

8.1　Megafunctions库 214

8.1.1　算术运算模块库 214

8.1.2　逻辑门库 222

8.1.3　I/O模块库 223

8.1.4　存储器模块库 227

8.2　Maxplus2库 231

8.3　Primitives库 232

8.3.1　缓冲器库 232

8.3.2　引脚库 233

8.3.3　存储单元库 233

8.3.4　逻辑门库 234

8.3.5　其他模块 234

习题 234

第9章　Verilog数字电路设计 235

9.1　加法器 235

9.1.1　级联加法器 235

9.1.2　并行加法器 236

9.1.3　超前进位加法器 237

9.1.4　流水线加法器 240

9.2　乘法器 241

9.2.1　并行乘法器 241

9.2.2　移位相加乘法器 242

9.2.3　查找表乘法器 242

9.2.4　加法树乘法器 244

9.3　乘累加器 245

9.4　奇数分频与小数分频 247

9.4.1　奇数分频 247

9.4.2　半整数分频与小数分频 250

9.5　数字跑表 253

9.6　数字频率计 255

9.7　交通灯控制器 258

9.8　乐曲演奏电路 261

9.9　自动售饮料机 266

9.10　实用多功能数字钟 268

习题 272

第10章　设计的优化 275

10.1　设计的可综合性 275

10.2　流水线设计技术 277

10.3　资源共享 282

10.4　有限状态机设计 285

10.4.1　基于状态机的设计 286

10.4.2　基于状态机的设计要点 292

10.5　多层次结构电路的设计 294

10.6　进程 297

10.7　阻塞赋值与非阻塞赋值 298

10.8　FPGA设计中毛刺的消除 303

习题 306

第11章　仿真 308

11.1　系统任务与系统函数 308

11.2　用户自定义元件 313

11.2.1　组合电路UDP元件 314

11.2.2　时序逻辑UDP元件 316

11.3　延时模型的表示 318

11.3.1　时间标尺定义timescale 318

11.3.2　延时的表示与延时定义块 319

11.4　数字电路的仿真 320

11.4.1　测试平台 320

11.4.2　组合电路的仿真 323

11.4.3　时序电路的仿真 327

习题 328

第12章　Verilog语言的发展 329

12.1　语法结构的扩展与增强 329

12.1.1　模块声明的扩展 329

12.1.2　对符号和运算符的扩展 330

12.1.3　对向量部分选择的扩展 331

12.1.4　矩阵的扩展 332

12.1.5　表达式确定的数据位宽的改动 333

12.1.6　变量声明赋值 333

12.1.7　generate语句 334

12.1.8　任务和函数中增加关键字automatic 334

12.1.9　常数函数 335

12.1.10　模块实例化时的参数重定义 336

12.1.11　新增条件编译语句 336

12.2　设计管理 337

12.3　定时检查 340

12.4　系统任务和系统函数的扩展 343

12.4.1　系统任务和系统函数的调整 343

12.4.2　新增系统任务和系统函数 344

12.5　VCD文件的扩展 348

12.6　综合 349

12.6.1　硬件单元建模 350

12.6.2　属性 355

12.7　编程语言接口 361

习题 362

第13章　数字设计实例 363

13.1　直接数字频率合成器 363

13.1.1　DDS原理与顶层设计 363

13.1.2　ROM初始化数据文件生成 365

13.1.3　宏功能模块的定制 367

13.1.4　使用嵌入式逻辑分析仪进行在线测试 369

13.2　基于FPGA实现点阵式液晶显示控制 373

13.2.1　GDM12864的结构及指令 373

13.2.2　顶层设计及状态分配 374

13.2.3　源代码及仿真 376

13.3　等精度频率计 378

13.3.1　等精度频率测量原理 379

13.3.2　源代码及仿真 379

13.4　UART异步串行接口 382

13.4.1　UART工作原理 382

13.4.2　源代码及仿真 383

13.5　VGA彩条信号发生器 387

13.5.1 VGA显示原理 387

13.5.2　源代码及仿真 388

13.6　VGA图像显示控制器 391

13.7　FIR数字滤波器 394

13.8　数字相关器 399

13.9　信道编译码器 401

13.10　CRC校验码 408

习题 410

附录A　有关术语与缩略语 412

附录B　Verilog HDL（IEEE Std 1364-1995）关键字 416

附录C　Verilog HDL（IEEE Std 1364-2001）关键字 417

附录D　Quartus 11支持的Verilog结构 418

附录E　Synplify Pro/Synplify可综合的Verilog结构 420

附录F　EDA实验系统简介 421

参考文献 428