VERILOG数字系统设计：RTL综合、测试平台与验证 第2版PDF电子书下载

第1章 基于Verilog的数字系统设计自动化 1

1.1　数字设计流程 1

1.1.1　设计输入 1

1.1.2　Verilog中的测试平台 3

1.1.3　设计确认 3

1.1.4　编译和综合 5

1.1.5　综合后仿真 6

1.1.6　时序分析 6

1.1.7　生成硬件电路 6

1.2　Verilog硬件描述语言 7

1.2.1　Verilog的演进 7

1.2.2　Verilog的属性 8

1.2.3　Verilog语言 9

1.3　小结 9

习题 9

参考文献 9

第2章 Verilog的寄存器传输级设计 11

2.1　寄存器传输级设计 11

2.1.1　控制部分和数据部分的划分 11

2.1.2　数据部分 11

2.1.3　控制部分 12

2.2　Verilog基础 13

2.2.1　硬件模块 13

2.2.2　原语例化 14

2.2.3　连续赋值 14

2.2.4　条件表达式 14

2.2.5　过程块 15

2.2.6　模块例化 15

2.3　Verilog中的元件描述 16

2.3.1　数据元件 16

2.3.2　控制器 21

2.4　测试平台 24

2.4.1　一个简单的测试例子 24

2.4.2　任务和函数 25

2.5　小结 25

习题 25

参考文献 25

第3章　Verilog语言的概念 26

3.1　硬件描述语言的特征 26

3.1.1 时序 26

3.1.2　并发性 27

3.1.3　时序和并发性的例子 28

3.2　模块基础知识& 29

3.2.1　代码格式 29

3.2.2　逻辑值系统 29

3.2.3　网线和变量 30

3.2.4　模块 30

3.2.5　模块的端口 30

3.2.6　命名 30

3.2.7　数字 31

3.2.8　数组 32

3.2.9　Verilog运算符 33

3.2.10　Verilog的数据类型 37

3.2.11　数组标号 41

3.3　Verilog仿真模型 43

3.3.1　连续赋值语句 43

3.3.2　过程赋值语句 46

3.4　编译指令 50

3.4.1　｀timescale 50

3.4.2　｀default_nettype 50

3.4.3　｀include 50

3.4.4　｀define 50

3.4.5　｀ifdef,｀else和｀endif 51

3.4.6　｀unconnected_drive 51

3.4.7　｀celldefine和｀endcelldefine 51

3.4.8　｀resetall 51

3.5　系统任务和函数 51

3.5.1　显示任务 51

3.5.2　文件I/O任务 51

3.5.3　时间刻度任务 52

3.5.4　仿真控制任务 52

3.5.5　时序检查任务 52

3.5.6　PLA建模任务 52

3.5.7　实数转化函数 53

3.5.8　其他函数和任务 53

3.6　小结 53

习题 53

参考文献 57

第4章 组合电路描述 58

4.1　模块连线 58

4.1.1　端口 58

4.1.2　互连 59

4.1.3　线网值和时序 59

4.1.4　一个简单testbench 60

4.2　门级逻辑 61

4.2.1　门原语 61

4.2.2　用户定义原语 62

4.2.3　延迟格式 63

4.2.4　模块参数 64

4.3　层次化结构 66

4.3.1　简单层次 67

4.3.2　向量声明 68

4.3.3　迭代结构 69

4.3.4　模块路径延迟 71

4.4　赋值语句中的描述表达式 73

4.4.1　按位运算符& 73

4.4.2　并置运算符 74

4.4.3 向量运算 75

4.4.4　条件运算 75

4.4.5　赋值中的算术表达式 78

4.4.6　表达式中的函数 78

4.4.7　总线结构 79

4.4.8　线网声明赋值 80

4.5　行为组合描述 81

4.5.1　简单过程块 81

4.5.2　时序控制 81

4.5.3　内部指定延迟 83

4.5.4　阻塞和非阻塞赋值 83

4.5.5　过程if-else语句 85

4.5.6　过程case语句 86

4.5.7　过程for语句 88

4.5.8　过程while循环 89

4.5.9　多级描述 89

4.6　组合综合 91

4.6.1 门级综合 91

4.6.2　连续赋值综合 92

4.6.3　行为综合 93

4.6.4　混合综合 95

4.7　小结 95

习题 95

参考文献 96

第5章 时序电路描述 97

5.1　时序模型 97

5.1.1　反馈模型 97

5.1.2　电容模型 97

5.1.3　隐含模型 98

5.2　基本存储器元件 98

5.2.1 门级原语 98

5.2.2　用户定义时序原语 100

5.2.3　使用赋值的存储器单元 101

5.2.4　行为存储器单元 102

5.2.5　触发器时序 107

5.2.6　存储器向量和数组 110

5.3　功能寄存器 114

5.3.1　移位寄存器 114

5.3.2　计数器 117

5.3.3　LFSR和MISR 119

5.3.4　堆栈和队列 121

5.4　状态机编码 125

5.4.1　Moore状态机 125

5.4.2　Mealy状态机 127

5.4.3　Huffman编码风格 130

5.4.4　多模块化描述风格 132

5.4.5　基于ROM的控制器 132

5.5　时序综合 134

5.5.1　锁存器模型 135

5.5.2　触发器模型 135

5.5.3　存储器初始化 136

5.5.4　通用时序电路综合 137

5.6　小结 137

习题 137

参考文献 139

第6章 设计的测试与验证 140

6.1　测试平台 140

6.1.1　组合电路测试 140

6.1.2　时序电路测试 141

6.2　测试平台技术 143

6.2.1　测试数据 144

6.2.2　对仿真的控制 144

6.2.3　设置数据限制 144

6.2.4　采用同步数据 146

6.2.5　输出结果的同步显示 146

6.2.6　交互式测试平台 147

6.2.7　随机的时间间隔 149

6.2.8　数据缓存的应用 151

6.3　设计的验证 151

6.4　断言验证 152

6.4.1　断言验证的优点 152

6.4.2　开放式验证库 153

6.4.3　断言监视器的应用 153

6.4.4　断言的模板 159

6.5　基于文本的测试平台 161

6.6　小结 161

习题 162

参考文献 162

第7章 详细建模 163

7.1　开关级建模 163

7.1.1　开关级原语 163

7.1.2　基本开关 164

7.1.3 CMOS门 165

7.1.4　传输门逻辑 168

7.1.5　开关级存储器单元 172

7.2　强度建模 177

7.2.1　强度值 177

7.2.2　决策使用的强度 178

7.2.3　强度衰减 181

7.3　小结 183

习题 183

参考文献 184

第8章 RTL设计与测试 185

8.1　时序乘法器 185

8.1.1　移位相加实现乘法的过程 185

8.1.2　时序乘法器的设计 187

8.1.3　乘法器的测试 191

8.2　冯·诺伊曼处理器模型 194

8.2.1　处理器与存储器模型 194

8.2.2　处理器模型的详细介绍 195

8.2.3　加法处理器的设计 196

8.2.4　数据通路的设计 196

8.2.5　控制部分的设计 197

8.2.6　AddingCPU的Verilog描述 197

8.2.7　加法处理器的测试 201

8.3　CPU的设计与测试 205

8.3.1　处理器功能的详细介绍 206

8.3.2　SAYEH的数据通路 207

8.3.3　SAYEH的Verilog描述 209

8.3.4　SAYEH顶层的测试平台 219

8.3.5　测试排序程序 223

8.3.6　SAYEH的硬件实现 224

8.4　小结 224

习题 224

参考文献 225

附录A 关键字列表 226

附录B 常用的系统任务和函数 227

附录C 编译指令 234

附录D Verilog的正式语法定义 235

附录E　Verilog断言监视器 258