数字系统的Verilog HDL设计PDF电子书下载

第1章 数制与编码 1

1.1 概述 1

1.1.1 模拟电子技术和数字电子技术 1

1.1.2 脉冲信号和数字信号 1

1.1.3 数字电路的特点 2

1.2 数制 2

1.2.1 概述 2

1.2.2 数制之间的转换 3

1.3 编码 5

1.3.1 二-十进制编码 5

1.3.2 字符编码 6

1.4 现代数字系统的设计方法 7

1.4.1 设计准备 7

1.4.2 设计输入 7

1.4.3 设计处理 8

1.4.4 设计校验 8

1.4.5 器件编程 8

1.4.6 器件测试和设计验证 8

本章小结 8

思考题和习题 9

第2章 逻辑代数和Verilog HDL基础 10

2.1 逻辑代数基本概念 10

2.1.1 逻辑常量和逻辑变量 10

2.1.2 基本逻辑和复合逻辑 10

2.1.3 逻辑函数的表示方法 14

2.1.4 逻辑函数的相等 16

2.2 逻辑代数的运算法则 17

2.2.1 逻辑代数的基本公式 17

2.2.2 逻辑代数的基本定理 18

2.2.3 逻辑代数的常用公式 19

2.2.4 异或运算公式 20

2.3 逻辑函数的表达式 20

2.3.1 逻辑函数常用表达式 20

2.3.2 逻辑函数的标准表达式 21

2.3.3 约束及其表示方法 23

2.4 逻辑函数的公式简化法 24

2.4.1 逻辑函数简化的意义 24

2.4.2 逻辑函数的公式简化法 25

2.5 Verilog HDL基础 25

2.5.1 Verilog HDL设计模块的结构 26

2.5.2 Verilog HDL的词法 27

2.5.3 Verilog HDL的语句 33

2.5.4 不同抽象级别的Verilog HDL模型 39

2.5.5 关于Verilog 2001 39

本章小结 41

思考题和习题 41

第3章 门电路 43

3.1 概述 43

3.2 TTL集成门 44

3.2.1 TTL集成与非门 44

3.2.2 TTL与非门的外部特性 45

3.2.3 TTL与非门的主要参数 48

3.2.4 TTL与非门的改进电路 49

3.2.5 TTL集成电路多余输入端的处理 51

3.2.6 TTL其他类型的集成电路 51

3.2.7 TTL电路的系列产品 53

3.3 其他类型的双极型集成电路 54

3.3.1 ECL电路 54

3.3.2 I2L电路 54

3.4 MOS集成门 54

3.4.1 MOS管 55

3.4.2 MOS管开关的电路结构和工作原理 56

3.4.3 MOS非门 57

3.4.4 MOS门 58

3.4.5 CMOS门的外部特性 61

3.5 基于Verilog HDL的门电路设计 63

3.5.1 用assign语句建模方法实现门电路的描述 63

3.5.2 用门级元件例化建模方式来描述门电路 64

本章小结 65

思考题和习题 65

第4章 组合逻辑电路 67

4.1 概述 67

4.1.1 组合逻辑电路的结构和特点 67

4.1.2 组合逻辑电路的分析方法 67

4.1.3 组合逻辑电路的设计方法 68

4.2 若干常用的组合逻辑电路 71

4.2.1 算术运算电路 71

4.2.2 编码器 74

4.2.3 译码器 77

4.2.4 数据选择器 81

4.2.5 数值比较器 83

4.2.6 奇偶校验器 85

4.3 基于Verilog HDL的组合逻辑电路设计 87

4.3.1 加法器的设计 87

4.3.2 编码器 89

4.3.3 译码器的设计 92

4.3.4 数据选择器的设计 94

4.3.5 数值比较器的设计 95

4.3.6 奇偶校验器的设计 96

4.4 组合逻辑电路的竞争-冒险现象 98

本章小结 100

思考题和习题 100

第5章 触发器 103

5.1 概述 103

5.2 基本RS触发器 103

5.2.1 由与非门构成的基本RS触发器 104

5.2.2 由或非门构成的基本RS触发器 106

5.3 钟控触发器 107

5.3.1 钟控RS触发器 107

5.3.2 钟控D型触发器 109

5.3.3 钟控JK触发器 109

5.3.4 钟控T型触发器 111

5.3.5 钟控T'触发器 112

5.4 集成触发器 112

5.4.1 边沿JK触发器 112

5.4.2 维持-阻塞结构集成触发器 113

5.5 触发器之间的转换 114

5.5.1 用JK触发器实现其他类型触发器 114

5.5.2 用D触发器实现其他类型触发器的转换 115

5.6 基于Verilog HDL的触发器设计 116

5.6.1 基本RS触发器的设计 116

5.6.2 D锁存器的设计 118

5.6.3 D触发器的设计 118

5.6.4 JK触发器的设计 119

本章小结 120

思考题和习题 120

第6章 时序逻辑电路 123

6.1 概述 123

6.1.1 时序逻辑电路功能的描述方法 123

6.1.2 时序逻辑电路的分析方法 124

6.1.3 同步时序逻辑电路和异步时序逻辑电路 126

6.2 寄存器和移位寄存器 126

6.2.1 数码寄存器 126

6.2.2 移位寄存器 127

6.2.3 集成移位寄存器 128

6.3 计数器 130

6.3.1 同步计数器的分析 130

6.3.2 异步计数器 134

6.3.3 集成计数器 137

6.4 同步时序逻辑电路的设计 140

6.4.1 数码寄存器的设计 140

6.4.2 移位寄存器的设计 142

6.4.3 同步计数器的设计 143

6.4.4 顺序脉冲发生器的设计 148

6.4.5 序列信号发生器的设计 149

6.4.6 序列信号检测器的设计 152

6.4.7 一般同步时序逻辑电路的设计 153

6.5 异步时序逻辑电路的设计 156

本章小结 158

思考题和习题 159

第7章 半导体存储器 162

7.1 概述 162

7.1.1 半导体存储器的结构 162

7.1.2 半导体存储器的分类 163

7.2 随机存储器 164

7.2.1 静态随机存储器 164

7.2.2 动态随机存储器 165

7.2.3 随机存储器的典型芯片 166

7.3 只读存储器 167

7.3.1 固定ROM 167

7.3.2 可编程只读存储器 168

7.3.3 可擦除可编程只读存储器 168

7.3.4 快闪存储器 169

7.4 半导体存储器的应用 169

7.5 基于Verilog HDL的存储器设计 170

7.5.1 RAM设计 170

7.5.2 ROM的设计 172

本章小结 173

思考题和习题 173

第8章 数模和模数转换 174

8.1 概述 174

8.2 数模（D/A）转换 175

8.2.1 D/A转换器的结构 175

8.2.2 D/A转换器的主要技术指标 178

8.2.3 集成D/A转换器 178

8.3 模数（A/D）转换 180

8.3.1 A/D转换器的基本原理 180

8.3.2 A/D转换器的类型 182

8.3.3 A/D转换器的主要技术指标 187

8.3.4 集成ADC芯片 188

本章小结 189

思考题和习题 190

第9章 数字系统设计 191

9.1 数字系统的设计方法 191

9.1.1 4位二进制计数器的设计 192

9.1.2 设计七段显示译码器dec7s 192

9.1.3 计数译码显示系统电路的设计 194

9.2 系统设计实例 195

9.2.1 8位频率计的设计 196

9.2.2 交通灯控制电路的设计 200

9.2.3 数字电压表的设计 202

9.2.4 信号发生器的设计 206

本章小结 210

思考题和习题 210

第10章 可编程逻辑器件 212

10.1 PLD的基本原理 212

10.1.1 PLD的分类 212

10.1.2 阵列型PLD 215

10.1.3 现场可编程门阵列FPGA 218

10.1.4 基于查找表的结构 220

10.2 PLD的设计技术 223

10.2.1 PLD的设计方法 223

10.2.2 PLD的设计流程 224

10.2.3 在系统可编程技术 227

10.2.4 边界扫描技术 229

10.3 PLD的编程与配置 230

10.3.1 CPLD的ISP方式编程 230

10.3.2 使用PC的并口配置FPGA 231

本章小结 233

思考题和习题 233

第11章 Verilog HDL仿真 234

11.1 Verilog HDL仿真支持语句 234

11.1.1 系统任务和系统函数 234

11.1.2 编译指令 237

11.2 Verilog HDL的仿真方法 238

11.2.1 ModelSim的命令式仿真 239

11.2.2 ModelSim的波形仿真 241

11.2.3 ModelSim交互命令方式仿真 244

11.2.4 ModelSim批处理工作方式 245

11.3 Verilog HDL测试平台软件的设计 246

11.3.1 组合逻辑电路测试平台软件的设计 246

11.3.2 时序逻辑电路测试平台软件的设计 248

11.3.3 数字系统电路测试平台软件的设计 249

本章小结 250

思考题和习题 251

第12章 Verilog HDL综合与优化 252

12.1 综合的概念 252

12.2 Verilog HDL设计的硬件实现 253

12.2.1 编辑设计文件 253

12.2.2 编译设计文件 256

12.2.3 仿真设计文件 257

12.2.4 编程下载设计文件 262

12.3 设计优化 265

12.3.1 面积与速度的优化 265

12.3.2 时序约束与选项设置 266

12.3.3 Fitter设置 267

12.4 Quartus Ⅱ的RTL阅读器 267

本章小结 268

思考题和习题 269

附录 270

附录A 国产半导体集成电路型号命名法（GB3430—82） 270

附录B Altera DE2开发板使用方法 271

参考文献 276