Verilog HDL入门PDF电子书下载

第1章 简介 1

1.1 什么是Verilog HDL？ 1

1.2 历史 2

1.3 主要能力 2

1.4 练习题 4

第2章 入门指南 5

2.1 模块 5

2.2 延迟 7

2.3 数据流风格的描述 7

2.4 行为风格的描述 9

2.5 结构风格的描述 12

2.6 混合设计风格的描述 14

2.7 设计的仿真 15

2.8 练习题 19

第3章 Verilog语言要素 20

3.1 标识符 20

3.2 注释 21

3.3 格式 21

3.4 系统任务和系统函数 22

3.5 编译器指令 22

3.5.1 ｀define和｀undef 22

3.5.2 ｀ifdef、｀ifndef、｀else、elseif和｀endif 23

3.5.3 ｀default_nettype 24

3.5.4 ｀include 24

3.5.5 ｀resetall 24

3.5.6 ｀timescale 25

3.5.7 ｀unconnected_drive和｀nounconnected_drive 26

3.5.8 ｀celldefine和｀endcelldefine 27

3.5.9 ｀line 27

3.6 值集合 27

3.6.1 整型数 28

3.6.2 实数 30

3.6.3 字符串 30

3.7 数据类型 31

3.7.1 线网类型 31

3.7.2 未声明的线网 35

3.7.3 向量线网和标量线网 35

3.7.4 变量类型 36

3.7.5 数组 41

3.7.6 reg与wire的不同点 42

3.8 参数（parameter） 42

局部参数 43

3.9 练习题 44

第4章 表达式 45

4.1 操作数 45

4.1.1 常数 45

4.1.2 参数 46

4.1.3 线网 46

4.1.4 变量 47

4.1.5 位选 47

4.1.6 部分位选 48

4.1.7 存储器和数组元素 49

4.1.8 函数调用 50

4.1.9 符号 50

4.2 操作符 50

4.2.1 算术操作符 52

4.2.2 关系操作符 55

4.2.3 相等操作符 56

4.2.4 逻辑操作符 57

4.2.5 按位操作符 58

4.2.6 缩减操作符 59

4.2.7 移位操作符 60

4.2.8 条件操作符 62

4.2.9 拼接和复制操作符 62

4.3 表达式的类型 63

4.4 练习题 64

第5章 门级建模 65

5.1 内建基元（原语）门 65

5.2 多输入门 66

5.3 多输出门 68

5.4 三态门 69

5.5 上拉门和下拉门（电阻） 70

5.6 MOS开关 71

5.7 双向开关 72

5.8 门延迟 73

5.9 实例数组 75

5.10 隐含的线网 76

5.11 一个简单的示例 76

5.12 2-4编码器举例 78

5.13 主/从触发器举例 78

5.14 奇偶校验电路 79

5.15 练习题 80

第6章 用户定义的原语（基元UDP） 82

6.1 UDP的定义 82

6.2 组合逻辑的UDP 83

6.3 时序逻辑的UDP 84

6.3.1 状态变量的初始化 85

6.3.2 电平触发的时序逻辑UDP 85

6.3.3 沿触发的时序逻辑UDP 85

6.3.4 沿触发的和电平敏感的混合行为 86

6.4 另一个示例 87

6.5 表项的总结 88

6.6 练习题 88

第7章 数据流建模 89

7.1 连续赋值语句 89

7.2 示例 91

7.3 线网声明赋值 91

7.4 赋值延迟 92

7.5 线网延迟 94

7.6 示例 95

7.6.1 主/从触发器 95

7.6.2 幅值比较器 96

7.7 练习题 96

第8章 行为级建模 97

8.1 过程性结构 97

8.1.1 initial语句 97

8.1.2 always语句 100

8.1.3 两类语句在模块中的使用 102

8.2 时序控制 104

8.2.1 延迟控制 104

8.2.2 事件控制 105

8.3 语句块 109

8.3.1 顺序语句块 109

8.3.2 并行语句块 111

8.4 过程性赋值 113

8.4.1 语句内部延迟 114

8.4.2 阻塞性过程赋值 115

8.4.3 非阻塞性过程赋值 116

8.4.4 连续赋值与过程赋值的比较 119

8.5 条件语句 121

8.6 case语句 122

8.7 循环语句 125

8.7.1 forever循环语句 125

8.7.2 repeat循环语句 126

8.7.3 while循环语句 127

8.7.4 for循环语句 127

8.8 过程性连续赋值 128

8.8.1 assign与deassign语句 128

8.8.2 force与release语句 129

8.9 握手协议示例 130

8.10 练习题 132

第9章 结构建模 134

9.1 模块 134

9.2 端口 134

9.3 模块实例引用语句 137

9.3.1 未连接的端口 139

9.3.2 不同的端口位宽 139

9.3.3 模块参数值 140

9.4 外部端口 144

9.5 举例 148

9.6 generate语句 151

9.6.1 generate循环语句 151

9.6.2 generate-conditional条件语句 153

9.6.3 generate-case分支语句 156

9.7 配置 157

9.8 练习题 161

第10章 其他论题 162

10.1 任务 162

10.1.1 任务的定义 162

10.1.2 任务的调用 164

10.2 函数 167

10.2.1 函数的定义 168

10.2.2 函数的调用 171

10.2.3 常数函数 172

10.3 系统任务和系统函数 172

10.3.1 显示任务 173

10.3.2 文件输入/输出任务 177

10.3.3 时间标度任务 180

10.3.4 仿真控制任务 181

10.3.5 仿真时间函数 182

10.3.6 转换函数 182

10.3.7 概率分布函数 183

10.3.8 字符串格式化 184

10.4 禁止语句 185

10.5 命名事件 187

10.6 结构描述方式和行为描述方式的混合使用 189

10.7 层次路径名 191

10.8 共享任务和函数 193

10.9 属性 195

10.10 值变转储文件 196

10.10.1 四状态型VCD文件 196

10.10.2 拓展的VCD文件 197

10.10.3 示例 198

10.10.4 VCD文件格式 200

10.11 指定块 201

10.12 强度 207

10.12.1 驱动强度 207

10.12.2 电荷强度 208

10.13 竞争的状况 208

10.14 命令行参变量 210

10.15 练习题 211

第11章 验证 213

11.1 编写测试平台 213

11.2 波形的生成 214

11.2.1 值序列 214

11.2.2 重复模式 216

11.3 测试平台举例 221

11.3.1 解码器 221

11.3.2 触发器 223

11.4 从文本文件中读取向量 225

11.5 向文本文件中写入向量 228

11.6 其他示例 229

11.6.1 时钟分频器 229

11.6.2 阶乘设计 231

11.6.3 序列检测器 235

11.6.4 LED序列 237

11.7 实用程序 239

11.7.1 检测x 239

11.7.2 将文件传递到任务中 240

11.7.3 操作码的调试 241

11.7.4 检测时钟脉冲是否出现丢失的情况 242

11.7.5 突发时钟发生器 242

11.8 练习题 243

第12章 建模示例 245

12.1 简单元素的建模 245

12.2 不同风格的建模方式 249

12.3 延迟的建模 251

12.4 真值表的建模 254

12.5 条件操作的建模 256

12.6 同步逻辑建模 258

12.7 通用移位寄存器 262

12.8 格雷码计数器 263

12.9 十进制数计数器 264

12.10 并行到串行转换器 265

12.11 状态机建模 265

12.12 状态机的交互 268

12.13 Moore有限状态机的建模 272

12.14 Mealy有限状态机的建模 273

12.15 简化的黑杰克程序 275

12.16 扫描单元 278

12.17 7段BCD码译码器 279

12.18 实用程序 280

12.19 练习题 281

附录A 语法参考资料 282

A.1 关键字 282

A.2 语法规则 284

A.3 语法 284

参考文献 315

索引 316