高等学校电子信息类专业系列教材 EDA原理及Verilog HDL实现 从晶体管、门电路到Xilinx Vivado的数字系统设计PDF电子书下载

第1章 数字逻辑基础 1

1.1 数字逻辑的发展史 1

1.2 开关系统 4

1.2.1 0和1的概念 5

1.2.2 开关系统的优势 5

1.2.3 晶体管作为开关 6

1.2.4 半导体物理器件 7

1.2.5 半导体逻辑电路 9

1.2.6 逻辑电路符号描述 12

1.3 半导体数字集成电路 16

1.3.1 集成电路的发展 16

1.3.2 集成电路构成 16

1.3.3 集成电路版图 17

1.4 基本逻辑门电路分析 19

1.4.1 基本逻辑门电路的描述 19

1.4.2 逻辑门电路的传输特性 23

1.4.3 基本逻辑门集成电路 28

1.4.4 不同工艺逻辑门的连接 29

1.5 逻辑代数理论 31

1.5.1 逻辑代数中运算关系 31

1.5.2 逻辑函数表达式 33

1.6 逻辑表达式的化简 36

1.6.1 使用运算律化简逻辑表达式 37

1.6.2 使用卡诺图化简逻辑表达式 40

1.6.3 不完全指定逻辑功能的化简 43

1.6.4 输入变量的卡诺图表示 45

1.7 毛刺产生及消除 51

1.8 数字码制表示和转换 53

1.8.1 数字码制表示 53

1.8.2 数字码制转换 55

1.9 组合逻辑电路 57

1.9.1 编码器 58

1.9.2 译码器 59

1.9.3 码转换器 62

1.9.4 数据选择器 63

1.9.5 数据比较器 65

1.9.6 加法器 67

1.9.7 减法器 70

1.9.8 加法器/减法器 74

1.9.9 乘法器 76

1.10 时序逻辑电路 77

1.10.1 时序逻辑电路类型 78

1.10.2 时序逻辑电路特点 78

1.10.3 基本SR锁存器 80

1.10.4 同步SR锁存器 80

1.10.5 D锁存器 81

1.10.6 D触发器 82

1.10.7 其他触发器 84

1.10.8 普通寄存器 88

1.10.9 移位寄存器 88

1.10.10 存储器 89

1.11 有限自动状态机 89

1.11.1 有限自动状态机原理 90

1.11.2 状态图表示及实现 91

1.11.3 三位计数器 93

第2章 可编程逻辑器件工艺和结构 96

2.1 可编程逻辑器件的发展历史 96

2.2 可编程逻辑器件工艺 97

2.3 简单可编程逻辑器件结构 100

2.3.1 PROM原理及结构 100

2.3.2 PAL原理及结构 100

2.3.3 PLA原理及结构 100

2.4 CPLD原理及结构 102

2.4.1 功能块 102

2.4.2 宏单元 103

2.4.3 快速连接矩阵 104

2.4.4 输入输出块 104

2.5 FPGA原理及结构 105

2.5.1 查找表结构及功能 106

2.5.2 可配置的逻辑块 107

2.5.3 时钟资源 108

2.5.4 时钟管理模块 111

2.5.5 块存储器资源 113

2.5.6 互联资源 115

2.5.7 专用的DSP模块 116

2.5.8 输入和输出块 117

2.5.9 吉比特收发器 118

2.5.10 PCI-E模块 119

2.5.11 XADC模块 120

2.6 CPLD和FPGA比较 121

2.7 Xilinx可编程逻辑器件 122

2.7.1 Xilinx CPLD芯片介绍 122

2.7.2 Xilinx FPGA芯片介绍 123

2.7.3 Xilinx PROM芯片介绍 124

第3章 Vivado集成开发环境IP核设计流程 128

3.1 IP的基本概念 128

3.1.1 IP核来源 129

3.1.2 IP核的提供方式 129

3.1.3 IP核优化 130

3.2 Vivado工具设计流程 131

3.3 Vivado IP数字系统的设计与实现 133

3.3.1 建立新的设计工程 133

3.3.2 修改工程设置属性 135

3.3.3 创建块设计 136

3.3.4 生成设计输出文件 140

3.4 XDC文件原理及添加方法 140

3.4.1 XDC的特性 140

3.4.2 约束文件的使用方法 141

3.4.3 约束顺序 141

3.4.4 XDC约束命令 142

3.4.5 添加XDC文件 143

3.5 查看综合后的结果 145

3.6 查看实现后的结果 146

3.7 生成和下载比特流文件 147

3.7.1 生成比特流文件 147

3.7.2 下载比特流文件 147

3.8 生成和下载PROM文件 149

第4章 Vivado集成开发环境Verilog HDL设计流程 152

4.1 创建新的设计工程 152

4.2 创建并添加一个新的设计文件 155

4.3 RTL详细描述和分析 158

4.3.1 详细描述的原理 158

4.3.2 详细描述的过程 158

4.4 设计综合和分析 160

4.4.1 综合过程的关键问题 160

4.4.2 执行设计综合 160

4.4.3 综合报告的查看 163

4.5 设计行为级仿真 164

4.6 创建实现约束文件XDC 167

4.6.1 实现约束的原理 167

4.6.2 I/O规划器功能 167

4.6.3 实现约束过程 168

4.7 设计实现和分析 171

4.7.1 设计实现原理 171

4.7.2 设计实现及分析 172

4.8 设计时序仿真 174

4.9 生成并下载比特流文件 175

4.9.1 生成比特流文件 175

4.9.2 下载比特流文件到FPGA 175

4.10 生成并烧写PROM文件 176

第5章 Verilog HDL语言规范 179

5.1 Verilog HDL语言发展 179

5.2 Verilog HDL程序结构 180

5.2.1 模块声明 181

5.2.2 模块端口定义 181

5.2.3 逻辑功能定义 182

5.3 Verilog HDL描述方式 184

5.3.1 行为级描述方式 184

5.3.2 数据流描述方式 185

5.3.3 结构级描述方式 186

5.3.4 开关级描述方式 187

5.4 Verilog HDL语言要素 188

5.4.1 注释 188

5.4.2 间隔符 188

5.4.3 标识符 189

5.4.4 关键字 189

5.4.5 系统任务和函数 189

5.4.6 编译器命令 190

5.4.7 运算符 190

5.4.8 数字 190

5.4.9 字符串 193

5.4.10 属性 194

5.5 Verilog HDL数据类型 195

5.5.1 值的集合 195

5.5.2 网络和变量 196

5.5.3 向量 196

5.5.4 强度 197

5.5.5 隐含声明 198

5.5.6 网络类型 198

5.5.7 寄存器类型 202

5.5.8 整数、实数、时间和实时时间 202

5.5.9 数组 203

5.5.10 参数 204

5.5.11 Verilog HDL命名空间 206

5.6 Verilog HDL表达式 207

5.6.1 操作符 207

5.6.2 操作数 216

5.6.3 延迟表达式 219

5.6.4 表达式的位宽 219

5.6.5 有符号表达式 221

5.6.6 分配和截断 222

5.7 Verilog HDL分配 222

5.7.1 连续分配 223

5.7.2 过程分配 225

5.8 Verilog HDL门级和开关级描述 226

5.8.1 门和开关声明 226

5.8.2 逻辑门 229

5.8.3 输出门 230

5.8.4 三态门 230

5.8.5 MOS开关 232

5.8.6 双向传输开关 233

5.8.7 CMOS开关 233

5.8.8 pull门 234

5.8.9 逻辑强度建模 234

5.8.10 组合信号的强度和值 235

5.8.11 通过非电阻器件的强度降低 242

5.8.12 通过电阻器件的强度降低 243

5.8.13 网络类型强度 244

5.8.14 门和网络延迟 244

5.9 Verilog HDL用户自定义原语 247

5.9.1 UDP定义 247

5.9.2 组合电路UDP 248

5.9.3 电平触发的时序UDP 249

5.9.4 边沿触发的时序电路UDP 250

5.9.5 初始化状态寄存器 250

5.9.6 UDP例化 252

5.9.7 边沿触发和电平触发的混合行为 252

5.10 Verilog HDL行为描述语句 253

5.10.1 过程语句 253

5.10.2 过程连续分配 258

5.10.3 条件语句 260

5.10.4 case语句 261

5.10.5 循环语句 263

5.10.6 过程时序控制 265

5.10.7 语句块 269

5.10.8 结构化的过程 271

5.11 Verilog HDL任务和函数 272

5.11.1 任务和函数的区别 272

5.11.2 任务和任务使能 273

5.11.3 禁止命名的块和任务 275

5.11.4 函数和函数调用 277

5.12 Verilog HDL层次化结构 280

5.12.1 模块和模块例化 280

5.12.2 覆盖模块参数值 280

5.12.3 端口 284

5.12.4 生成结构 289

5.12.5 层次化的名字 297

5.12.6 向上名字引用 299

5.12.7 范围规则 300

5.13 Verilog HDL设计配置 301

5.13.1 配置格式 301

5.13.2 库 302

5.13.3 配置例子 303

5.13.4 显示库绑定信息 304

5.13.5 库映射例子 305

5.14 Verilog HDL指定块 306

5.14.1 模块路径声明 306

5.14.2 为路径分配延迟 311

5.14.3 混合模块延迟和分布式延迟 314

5.14.4 驱动布线逻辑 314

5.14.5 脉冲过滤行为的控制 315

5.15 Verilog HDL时序检查 320

5.15.1 使用稳定窗口检查时序 320

5.15.2 用于时钟和控制信号的时序检查 322

5.15 3边沿控制符 327

5.15.4 提示符：用户定义对时序冲突的响应 327

5.15.5 使能有条件的时序检查 332

5.15.6 向量信号的时序检查 332

5.15.7 负时序检查 332

5.16 Verilog HDL SDF逆向注解 334

5.16.1 映射SDF结构到Verilog 334

5.16.2 多个注解 339

5.16.3 多个SDF文件 340

5.16.4 脉冲限制注解 340

5.16.5 SDF到Verilog延迟值映射 341

5.17 Verilog HDL系统任务和函数 341

5.17.1 显示任务 341

5.17.2 文件输入-输出系统任务和函数 347

5.17.3 时间标度系统任务 354

5.17.4 仿真控制任务 356

5.17.5 可编程逻辑阵列建模系统任务 356

5.17.6 随机分析任务 359

5.17.7 仿真时间函数 361

5.17.8 转换函数 362

5.17.9 概率分布函数 363

5.17.10 命令行输入 364

5.17.11 数学函数 367

5.18 Verilog HDL的VCD文件 368

5.18.1 四态VCD文件的创建 368

5.18.2 四态VCD文件的格式 371

5.18.3 扩展VCD文件的创建 375

5.18.4 扩展VCD文件的格式 377

5.19 Verilog HDL编译器指令 381

5.19.1 ′celldefine和＇endcelldefine 381

5.19.2 ′default＿nettype 381

5.19.3 ′define和＇undef 382

5.19.4 ′ifdef、′else、′elsif、′endif和＇ifndef 383

5.19.5 ′include 385

5.19.6 ′resetall 386

5.19.7 ′line 386

5.19.8 ′timescale 386

5.19.9 ′unconnected＿drive和＇nounconnected＿drive 387

5.19.10 ′pragma 388

5.19.11 ′begin＿keywords和＇end＿keyword 388

5.20 Verilog HDL编程语言接口PLI 388

5.20.1 Verilog HDL PLI发展过程 388

5.20.2 Verilog HDL PLI提供的功能 389

5.20.3 Verilog HDL PLI原理 389

5.20.4 Verilog HDL VPI工作原理 392

5.21 Verilog HDL（IEEE 1364—2005）关键字列表 394

第6章 基本数字逻辑单元Verilog HDL描述 395

6.1 组合逻辑电路的Verilog HDL描述 395

6.1.1 逻辑门的Verilog HDL描述 395

6.1.2 编码器的Verilog HDL描述 396

6.1.3 译码器的Verilog HDL描述 396

6.1.4 多路选择器的Verilog HDL描述 398

6.1.5 数字比较器的Verilog HDL描述 399

6.1.6 总线缓冲器的Verilog HDL描述 400

6.2 数据运算操作的Verilog HDL描述 401

6.2.1 加法操作的Verilog HDL描述 401

6.2.2 减法操作的Verilog HDL描述 401

6.2.3 乘法操作的Verilog HDL描述 402

6.2.4 除法操作的Verilog HDL描述 402

6.2.5 算术逻辑单元的Verilog HDL描述 402

6.3 时序逻辑电路的Verilog HDL描述 404

6.3.1 触发器和锁存器的Verilog HDL描述 404

6.3.2 计数器的Verilog HDL描述 407

6.3.3 移位寄存器的Verilog HDL描述 410

6.3.4 脉冲宽度调制PWM的Verilog HDL描述 415

6.4 存储器的Verilog HDL描述 417

6.4.1 ROM的Verilog HDL描述 417

6.4.2 RAM的Verilog HDL描述 418

6.5 有限自动状态机的Verilog HDL描述 419

6.5.1 FSM设计原理 419

6.5.2 FSM的分类及描述 421

第7章 Verilog HDL数字系统设计和实现 430

7.1 设计所用外设的原理 430

7.1.1 LED灯驱动原理 430

7.1.2 开关驱动原理 431

7.1.3 七段数码管驱动原理 431

7.1.4 VGA显示器原理 433

7.1.5 通用异步接收发送器原理 438

7.2 系统设计原理 440

7.3 创建新的设计工程 441

7.4 Verilog HDL数字系统设计流程 442

7.4.1 设计分频时钟模块2 442

7.4.2 设计和仿真计数器模块 443

7.4.3 设计顶层模块 446

7.4.4 设计和例化分频时钟模块1 453

7.4.5 设计七段数码管模块 455

7.4.6 设计和例化分频时钟模块3 462

7.4.7 设计和例化通用异步收发器模块 465

7.4.8 设计和例化分频时钟模块4 470

7.4.9 设计和例化VGA控制器模块 473

第8章 创建和封装用户IP设计与实现 481

8.1 Vivado定制IP流程导论 481

8.2 封装用户定义IP核设计流程 482

8.2.1 创建新的封装IP设计工程 482

8.2.2 添加Verilog HDL设计源文件 482

8.2.3 设置定制IP的库名和目录 483

8.2.4 封装定制IP的实现 484

8.3 调用用户自定义IP实现流程 488

8.3.1 创建新的调用IP工程 488

8.3.2 设置包含调用IP的路径 489

8.3.3 创建基于IP的系统 489

8.4 系统行为级仿真 491

8.5 系统设计综合 493

8.6 系统实现和验证 494

第9章 Vivado调试工具原理及实现 496

9.1 设计调试原理和方法 496

9.2 FIFO IP的生成和调用 498

9.2.1 创建新的工程 498

9.2.2 添加FIFO IP核 498

9.2.3 添加顶层设计文件 500

9.2.4 添加XDC文件 502

9.3 网表插入调试探测流程方法及实现 505

9.3.1 网表插入调试探测流程的方法 505

9.3.2 网表插入调试探测流程的实现 506

9.4 使用添加Verilog HDL属性调试探测流程 511

9.5 使用Verilog HDL例化调试核调试探测流程 512

第10章 数字系统高级设计方法 516

10.1 数字系统设计目标 516

10.2 时序的基本概念 517

10.2.1 基本术语 517

10.2.2 时序路径 517

10.2.3 建立和保持松弛 518

10.2.4 去除和恢复检查 519

10.3 逻辑复制和复用 520

10.3.1 逻辑复制 520

10.3.2 逻辑复用 521

10.4 并行和流水线 523

10.4.1 并行设计 523

10.4.2 流水线设计 524

10.5 同步和异步单元处理 526

10.5.1 同步单元处理 526

10.5.2 异步单元处理 529

10.6 逻辑结构处理 530

10.6.1 逻辑结构设计方法 530

10.6.2 if和case语句的使用 532

第11章 数模混合系统设计 535

11.1 模数转换器原理 535

11.1.1 模数转换器的参数 535

11.1.2 模数转换器的类型 536

11.2 数模转换器原理 538

11.2.1 数模转换器的参数 539

11.2.2 数模转换器的类型 539

11.3 基于XADC的信号采集和处理原理及实现 540

11.3.1 XADC模块原理 541

11.3.2 XADC原语 542

11.3.3 1602模块原理 545

11.3.4 信号采集、处理和显示的实现 550

11.4 基于DAC的信号发生器的设计原理及实现 561

11.4.1 D/A转换器工作原理 561

11.4.2 函数信号产生原理 564

11.4.3 设计实现 564