CMOS集成电路EDA技术PDF电子书下载

第1章 CMOS集成电路EDA技术 1

1.1 CMOS集成电路EDA技术概述 1

1.2 CMOS模拟集成电路设计流程 3

1.3 CMOS模拟集成电路EDA工具分类 5

1.4 CMOS数字集成电路设计流程 8

1.5 CMOS数字集成电路EDA工具分类 11

1.6 小结 13

第2章 模拟电路设计及仿真工具Cadence Spectre 14

2.1 Spectre的特点 14

2.2 Spectre的仿真设计方法 16

2.3 Spectre与其他EDA软件的连接 17

2.4 Spectre的基本操作 18

2.4.1 Cadence Spectre启动设置 18

2.4.2 Spectre主窗口和选项介绍 19

2.4.3 设计库管理器介绍 22

2.4.4 电路图编辑器介绍 25

2.4.5 模拟设计环境介绍 29

2.4.6 波形显示窗口介绍 32

2.4.7 波形计算器介绍 37

2.5 Spectre库中的基本器件 42

2.5.1 无源器件 42

2.5.2 有源器件 42

2.5.3 信号源 43

2.6 低压差线性稳压器的设计与仿真 45

2.7 小结 53

第3章 Cadence Virtuoso版图设计工具 54

3.1 Virtuoso界面介绍 54

3.1.1 窗口标题栏 56

3.1.2 状态栏 57

3.1.3 菜单栏 57

3.1.4 图标菜单 65

3.1.5 设计区域 67

3.1.6 光标和指针 67

3.1.7 鼠标状态 68

3.1.8 提示栏 69

3.1.9 层选择窗口 69

3.2 Virtuoso基本操作 71

3.2.1 创建矩形 71

3.2.2 创建多边形 72

3.2.3 创建路径 73

3.2.4 创建标识名 74

3.2.5 创建器件和阵列 74

3.2.6 创建接触孔 76

3.2.7 创建圆形图形 76

3.2.8 移动命令 78

3.2.9 复制命令 79

3.2.10 拉伸命令 79

3.2.11 删除命令 80

3.2.12 合并命令 80

3.2.13 选择和放弃选择命令 81

3.2.14 改变层次关系命令 82

3.2.15 切割命令 84

3.2.16 旋转命令 85

3.2.17 属性命令 86

3.2.18 分离命令 87

3.3 运算放大器版图设计实例 88

3.3.1 NMOS晶体管版图设计 88

3.3.2 运算放大器的版图设计 94

3.4 小结 102

第4章 模拟版图验证及参数提取工具Mentor Calibre 103

4.1 Mentor Calibre版图验证工具调用 103

4.1.1 Virtuoso Layout Editor工具启动 103

4.1.2 采用Calibre图形界面启动 106

4.1.3 采用Calibre View查看器启动 106

4.2 Mentor Calibre DRC验证 108

4.2.1 Calibre DRC验证简介 108

4.2.2 Calibre DRC界面介绍 110

4.2.3 Calibre DRC验证流程举例 116

4.3 Mentor Calbre LVS验证 125

4.3.1 Calibre LVS验证简介 125

4.3.2 Calibre LVS界面介绍 126

4.3.3 Calibre LVS验证流程举例 137

4.4 Mentor Calibre寄生参数提取 146

4.4.1 Calibre PEX验证简介 146

4.4.2 Calibre PEX界面介绍 147

4.4.3 Calibre PEX流程举例 157

4.5 小结 163

第5章 数字电路设计及仿真工具Modelsim 164

5.1 数字电路设计及仿真概述 164

5.2 数字电路设计方法 164

5.2.1 硬件描述语言Verilog的特点及规范 165

5.2.2 硬件描述语言Verilog的可综合设计 173

5.2.3 硬件描述语言设计实例 174

5.3 数字电路仿真工具Modelsim 179

5.3.1 Modelsim特点与应用 179

5.3.2 Modelsim的基本使用 182

5.3.3 Modelsim的进阶使用 192

5.4 小结 207

第6章 数字逻辑综合及Design Compiler 208

6.1 逻辑综合概述 208

6.1.1 逻辑综合的定义及发展历程 208

6.1.2 逻辑综合的流程 209

6.2 Design Compiler简介 210

6.2.1 Design Compiler的功能 210

6.2.2 Design Compiler的使用模式 211

6.2.3 DC-Tcl简介 212

6.3 Design Compiler综合设计 216

6.3.1 启动工具及初始环境配置 216

6.3.2 综合库 218

6.3.3 Design Compiler综合流程 219

6.4 静态时序分析与设计约束 227

6.4.1 静态时序分析 227

6.4.2 亚稳态 229

6.4.3 时钟的约束 229

6.4.4 输入输出路径的约束 231

6.4.5 组合逻辑路径的约束 232

6.4.6 时间预算 233

6.4.7 设计环境约束 234

6.4.8 多时钟同步设计约束 237

6.4.9 异步设计约束 239

6.4.10 多时钟的时序约束 240

6.5 基于状态机的交通灯综合 242

6.6 小结 246

第7章 数字电路物理层设计工具IC Compiler 247

7.1 IC Compiler简介 247

7.2 ICC物理层设计的数据准备 249

7.2.1 逻辑层数据 249

7.2.2 物理层数据 250

7.2.3 设计数据 250

7.3 创建设计数据库与后端数据的设置 251

7.3.1 逻辑库设置 251

7.3.2 物理库设置 251

7.3.3 其他文件设置 252

7.3.4 创建设计数据库 252

7.3.5 库文件检查 252

7.3.6 网表导入 252

7.3.7 Tlu＋文件设置与检查 253

7.3.8 电源网络设置 253

7.3.9 TIE单元设置 254

7.3.10 导入SDC文件并进行时序约束检查 254

7.3.11 定时序优化参数 255

7.4 不同PVT角下综合优化的设置方法 257

7.4.1 scenario的建立 258

7.4.2 PVT角设定 258

7.5 宏单元与IO布局 260

7.5.1 IO布局与芯片布局空间创建 260

7.5.2 宏单元的摆放 261

7.6 电源网络的设计与分析 262

7.6.1 设计电源和地环 262

7.6.2 设计电源和地条 262

7.6.3 连接宏单元和标准单元 263

7.7 标准单元的布局与优化 264

7.7.1 检查是否需要添加tap cell 265

7.7.2 spare cell的标识 265

7.7.3 检查设计输入文件与约束 265

7.7.4 确认所有路径已经被正确地设置 265

7.8 时钟树综合与优化 267

7.8.1 综合前的检查 267

7.8.2 时钟树综合设置 267

7.8.3 执行时钟树综合核心命令 270

7.9 芯片布线与优化 271

7.9.1 布线前的检查 271

7.9.2 ICC布线相关设置 271

7.9.3 天线效应简介与设置 273

7.9.4 执行布线命令 274

7.10 芯片ECO与设计文件导出 275

7.10.1 Freeze silicon ECO 275

7.10.2 unconstrained ECO 275

7.10.3 设计结果导出 276

7.11 小结 276

第8章 数字电路物理层设计工具Encounter 277

8.1 Encounter工具发展历史 277

8.2 Encounter设计流程介绍 278

8.3 数据准备 279

8.3.1 设计数据 279

8.3.2 逻辑库数据 280

8.3.3 物理库数据 281

8.3.4 数据准备常用的指令与流程 281

8.4 布图规划与布局 285

8.4.1 布图与IO排布 285

8.4.2 电源网络设计 287

8.4.3 标准单元的布局与优化 287

8.4.4 布图规划与布局常用指令与流程 288

8.5 时钟树综合 295

8.5.1 时钟树综合简介 295

8.5.2 时钟树流程与优化 297

8.6 芯片布线 299

8.6.1 芯片布线工具简介 299

8.6.2 特殊布线 299

8.6.3 一般布线 300

8.6.4 芯片布线流程与优化 300

8.7 芯片ECO与DFM 302

8.7.1 ECO流程与优化 302

8.7.2 DFM流程与优化 305

8.8 小结 305