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第1章 电子系统集成设计概论 1

1.1数字系统和VLSI设计 2

数字系统集成的形式和定位 2

数字系统集成的设计活动 5

系统集成的相关专题 6

系统集成的发展背景 8

1.2ASIC/SOC设计、制造与服务 9

设计过程点评 9

VLSICMOS工艺 11

MOSIS设计投片服务 11

ASIC/SOC学术交流 12

相关课程设置 13

1.3基于EDA的系统／芯片设计技术 14

计算机辅助技术（CAX） 14

EDA引发电子设计革命 15

计算机版图设计 17

计算机辅助分析 17

电子设计简化流程 17

电子设计标准化 18

电子设计特点 19

电子设计功能的分解 20

课程设计习题 22

第2章 IC版图、制造与测试 24

2.1IC工艺牵动设计 25

VLSI工艺回顾 25

制造影响设计 27

2.2MOS晶体管与连线 28

MOS晶体管结构 28

CMOS结构 29

连线和连接孔 30

2.3线路、版图与掩模 31

IC版图对应于电子线路 31

设计制造的纽带——掩模 32

2.4VLSI加工流程 33

IC制造工序 33

双阱与不同工艺 34

CMOS工艺流程 34

BiCMOS工艺 35

2.5IC测试与故障 36

IC测试概述 36

故障模型与模拟 37

面向测试的设计 37

自动测试模板的生成 39

课程设计习题 40

第3章 ASIC晶体管级电路及版图设计 41

3.1CMOS反相器 42

反相器静态特性 42

反相器动态特性 44

反相器功耗和速度 45

BiCMOS反相器 45

3.2存储器和I/O电路 47

存储器 47

I/O电路 49

3.3数模混合ASIC概略 50

模拟ASIC要素 50

模拟标准单元 51

模拟信号处理 54

3.4ASIC半定制技术 54

ASIC设计形态 54

门阵列设计技术 56

基于标准单元库的设计 57

SOC平台式设计 58

3.5平面规划与布局布线 59

平面规划 59

布局 61

布线 61

3.6IC版图设计与电气规则 62

TannerTools设计流程举例 63

设计规则检查 64

λ和SCMOS设计规则 65

电气规则检查 66

3.7IC版图格式 67

CIF格式基本命令 67

GDSⅡ格式 68

PG格式 69

OASIS格式 69

课程设计习题 69

第4章 数字电路设计技术 70

4.1CMOS门电路 71

逻辑功能函数 71

静态逻辑CMOS门 72

单级门及网络延迟 76

4.2时序与时序电路 76

组合电路与时序电路 76

电路中的时序 77

电路时序分析 78

同步与异步电路 79

4.3时序电路设计 80

记忆单元 80

基本整形电路 84

时序网络结构和时钟规则 85

状态机分析与设计 87

4.4算术逻辑构件设计 89

引言 89

组合桶形移位器 90

加法器 91

广义加法器 93

减法器与数值比较器 93

乘法器 94

数据通路版图设计 96

4.5分析、仿真与验证 97

分析 98

仿真 99

验证 100

4.6设计综合与优化 100

概述 100

系统综合 102

逻辑综合 102

电路综合 103

综合中的优化约束 103

4.7EDIF格式 104

EDIF标准版本与用途 104

EDIF文件结构 105

EDIF电路网表文件 106

EDIF电原理图文件及其转换 108

课程设计习题 108

第5章 可编程芯片设计开发 109

5.1可编程芯片概述 110

各种FPGA简介 110

片内硬连接编程技术 112

I/O单元 113

FPGA的系列举例 114

5.2一般FPGA的内部结构 114

内部结构示例 114

FPGA内部单元编程机制 115

FPGA单元间互连线编程机制 117

5.3FPGA和CPLD进展述评 118

AlteraCPLD进展 118

XilinxFPGA进展 119

课程设计习题 120

第6章 VHDL系统设计语言 121

6.1VHDL语言设计概述 122

简介 122

设计单元和库 123

表现手法 124

VHDL开发环境 125

6.2VHDL可编译源设计单元 126

库 127

集合包 128

实体号 128

构造体 130

配置说明 134

课程设计与练习 136

6.3VHDL语言基础知识 137

标量类型数据 138

复合类型数据 140

客体 141

操作符与表达式 143

预定义属性 144

课程设计与练习 145

6.4时序语句与行为描述 147

进程语句及其特点 148

进程中的说明部分 150

时序语句 150

子程序 155

课程设计与练习 157

6.5信号与信号赋值 159

网表结构性信号 159

进程通信信号 159

进程及端口中信号的说明 160

同步点上的模拟循环 161

进程的挂起与激活 162

信号赋值及延迟 162

信号的延迟模型 164

决断函数 164

课程设计与练习 166

6.6并发行为性语句与数据流描述 167

一般并发信号赋值 168

并发条件信号赋值 168

并发选择信号赋值 169

并发过程调用 169

块语句 170

思考题 171

6.7元件层次与结构描述 172

元件实例生成和层次结构 172

产生语句 174

配置 176

类属 177

VHDL综合 179

课程设计与练习 180

6.8VHDL设计举例 181

例一：交通红绿灯控制器 181

例二：四选一开关 185

例三：类属应用 186

课程设计与练习 187

6.9课程设计复习 188

电路设计测验一 188

电路设计测验二 195

电路设计测验三 197

课程设计与练习 200

第7章 VerilogHDL系统设计语言 203

7.1VerilogHDL概要 204

VerilogHDL的特点 204

VerilogHDL模块 205

VerilogHDL设计简例 206

7.2VerilogHDL基础知识 208

数据及类型 208

表达式中的操作符 212

7.3逻辑门及延迟模型 215

内建门与开关基元 215

用户定义基元——UDP 216

线网延迟和门延迟 217

7.4数据流风格描述 218

7.5行为风格描述 219

构件过程、子程序与块语句 220

行为风格中的赋值语句 224

过程内语句中的时序控制 226

行为风格中的程序控制语句 227

行为风格设计举例 231

7.6结构风格描述 236

结构实例生成 236

层次化设计 237

参数重置语句 239

7.7编译仿真辅助技术 240

编译预处理宏命令 240

仿真交互技术——系统任务和函数 242

7.8VerilogHDL调试与测试 246

标量与矢量的区别 247

时钟变量与参数映射 247

程序及测试用激励变量 248

调试用模板向量文件的读写 250

7.9VerilogHDL与VHDL的对比 250

7.10课程设计练习 252

仿真工具ModelSim 252

设计举例 253

7.11VerilogHDL扩展与支撑技术 259

编程接口 259

基于开关基元的建模 260

综合 260

验证 260

第8章 ASIC/SOC系统设计技术专题 261

8.1时序设计 262

同步系统的时钟错位 262

自时序异步电路 264

8.2系统与电路结构设计 266

逻辑与物理结构 266

系统结构设计中的调度与分配 267

数据通路 268

寄存器转移结构 269

8.3处理器并行算法与结构 271

引言 271

SIMD结构 273

MISD——流水线 273

MIMD——Systolic结构 275

8.4芯片内外互连技术与信号完整性 277

高速互连及信号完整性问题 277

线电容与串扰分析 284

电阻损耗与电迁徙 287

电感与I/O设计 289

封装互连 291

8.5芯片功耗与低功耗设计 292

引言 292

开关电流 293

短路电流 294

亚阈值电流和漏电流 294

8.6可测性设计与可靠性分析 296

可测性设计 296

可靠性分析 298

8.7ASIC/SOC设计方法学 300

设计方法学要点 300

IBM设计方法学举例 306

课程述评 306

系统设计习题 307

附录1IEEE-1076-2002-VHDL标准句法汇总 310

附录2IEEE-1364-2005-VerilogHDL标准句法汇总 330

主要参考文献 358