VHDL与VerilogHDL比较学习及建模指导PDF电子书下载

第1章　概论 1

1.1　半导体工业 1

1.2　电子设计自动化 2

1.2.1 EDA抽象（设计）层次 2

1.2.2 EDA设计流程 3

1.2.3 自顶向下还是自底向上 6

1.2.4 EDA技术的发展 6

1.3 HDL基础 7

1.3.1 HDL的产生与发展 7

1.3.2　基于HDL的设计流程 8

1.3.3 VHDL和Verilog HDL 10

1.3.4　初学者的困惑 13

1.4　专用集成电路（ASIC） 15

1.4.1　什么是ASIC 15

1.4.2 ASIC的类型 16

第2章　软件工具 21

2.1　综合软件Synplify 21

2.1.1 Synplify介绍 21

2.1.2 Synplify对FPGA的设计流程 21

2.1.3 Synplify用户界面 22

2.1.4　使用Synplify进行综合 23

2.2　仿真软件ModelSim 30

2.2.1 ModelSim介绍 30

2.2.2 ModelSim用户界面 30

2.2.3　使用ModelSim进行仿真 31

2.3　集成开发工具QuartusII 38

2.3.1 QuartusII介绍 38

2.3.2 QuartusII软件设计流程 39

2.3.3 QuartusII用户界面 40

2.3.4 QuartusII使用方法 41

第3章　VHDL语言基础 55

3.1　VHDL程序基本结构 55

3.1.1 实体 55

3.1.2　结构体 56

3.2 VHDL的库和包 58

3.2.1 VHDL库的种类和使用 58

3.2.2　程序包 59

3.3 VHDL的基本词法 60

3.3.1　标识符 60

3.3.2　数据对象 61

3.3.3　数据类型 64

3.4.4　运算符 68

第4章　VHDL模型描述方法 71

4.1　行为模型 71

4.1.1　进程语句 71

4.1.2　变量赋值语句 72

4.1.3　信号赋值语句 72

4.1.4 WAIT语句 73

4.1.5 IF语句 74

4.1.6　CASE语句 76

4.1.7 NULL语句 78

4.1.8 LOOP语句 79

4.1.9 EXIT语句 81

4.1.10 NEXT语句 81

4.2　数据流模型 82

4.2.1　并行信号赋值语句 82

4.2.2　条件信号赋值语句 83

4.2.3　选择信号赋值语句 85

4.2.4　块语句 87

4.2.5　并发行和顺序性讨论 89

4.3　结构化模型 90

4.3.1　元件声明 91

4.3.2　元件例化 91

4.3.3　重复元件的描述 95

第5章　Verilog HDL基础 97

5.1　语法规则 97

5.1.1　空白和注释 97

5.1.2　数字表示 99

5.1.2　标识符和关键字 99

5.2　数据类型 102

5.2.1　数值逻辑（Value Logic） 102

5.2.2　线网和寄存器（Nets＆Registers） 102

5.2.3　存储器（Memories） 103

5.2.4　参数（Parameters） 103

5.2.5　整数与时间（Integers＆Times） 104

5.2.6　实数（Real Numbers） 104

5.3　语法表达 104

5.3.1　运算符 104

5.3.2　运算符的优先级 108

5.3.3　有符号数的表示 108

5.3.4　表达式的比特宽度 110

5.3.5　位选取 110

5.3.6　信号提取 111

5.4 Verilog HDL的基本结构 112

5.4.1　模块 112

5.4.2　语句组 113

5.4.3　模块的实例化 114

第6章　Verilog HDL模型描述方法 116

6.1　持续赋值 116

6.2　阻塞赋值与非阻塞赋值 117

6.2.1　从一个建议开始 117

6.2.2　组合逻辑 117

6.2.3　时序逻辑 119

6.2.4　建议并不是规定 121

6.3 Verilog HDL中的延时 121

6.3.1 实际中的延时 122

6.3.2　持续赋值语句中的延时 123

6.3.3　过程赋值语句中的延时 123

6.3.4　时间刻度 126

6.4　if...else...语句 128

6.4.1　不完整的语句引入锁存器 129

6.4.2　条件表达式 130

6.5 case语句 131

6.5.1 casex与casez 131

6.5.2 case语句的优先级 132

6.6　循环语句 134

6.6.1 while循环 134

6.6.2 forever循环 134

6.6.3 repeat循环 135

6.6.4 for循环 135

6.7　任务 136

6.7.1　任务的格式 136

6.7.2　用任务表达组合逻辑 137

6.7.3　用任务表达时序逻辑 139

6.8　函数 140

6.8.1　函数的格式 140

6.8.2　函数只用于描述组合逻辑 141

第7章　RTL建模指导 143

7.1 RTL介绍 143

7.1.1 什么是RTL，为什么是RTL 143

7.1.2　综合工具在做什么 143

7.2　常用组合逻辑的RTL建模方法 144

7.2.1 多路选择器 144

7.2.2　编码译码器 145

7.2.3　三态信号与双向端口 150

7.3　常用时序逻辑的RTL建模方法 152

7.3.1　触发器 152

7.3.2　计数器 156

7.3.3　并串转换器 165

7.4　有限状态机设计 169

7.4.1 Moore状态机 169

7.4.2 Mealy状态机 175

7.4.3　状态编码 181

第8章　实用设计范例 186

8.1　任意整数分频器 186

8.1.1　原理说明 186

8.1.2　参考代码 186

8.1.3　仿真验证 190

8.2　键盘消抖模块设计 192

8.2.1　原理说明 192

8.2.2　参考代码 193

8.2.3　仿真验证 196

8.3　实用的UART收发模块 199

8.3.1　原理说明 199

8.3.2　参考代码 200

8.3.3　仿真验证 210

8.4　控制器接口逻辑 212

8.4.1　原理说明 212

8.4.2　参考代码 214

8.4.3　仿真验证 217

8.5　线性反馈移位寄存器设计 219

8.5.1 原理说明 219

8.5.2　参考设计 222

8.5.3　仿真验证 224

8.6　循环冗余校验 227

8.6.1 原理说明 227

8.6.2　参考设计 227

8.6.3　仿真验证 233

参考文献 238

附录　光盘说明 239