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前言 1

第1章 PLD概述 1

1.1 PLD的历史和现状 1

1.2 PLD技术和其它技术的比较 2

1.2.1 ASIC和PLD的比较 2

1.2.2 微处理器、DSP和PLD的比较 3

1.3 PLD的主要厂商 4

2.2 MAX7000系列 6

2.1 概述 6

第2章 Altera公司的PLD概述 6

2.2.1 特点 7

2.2.2 功能描述 7

2.2.3 在线编程(ISP) 11

2.2.4 可编程速度／功率控制 12

2.2.5 输出配置 12

2.2.6 设计加密 13

2.2.7 性能一览 13

2.3.1 特点 14

2.3 FLEX10K系列 14

2.3.2 功能描述 15

2.4 APEX20K系列 25

2.4.1 特点 26

2.4.2 功能描述 26

2.5 其它 27

2.5.1 Altera产品系列一览 27

2.5.2 Altera产品命名规则 28

3.2 原理图设计方法 29

3.1 设计方法概述 29

第3章 PLD设计方法概述 29

3.3 文本输入方法 33

3.3.1 硬件描述语言(HDL)简介 33

3.3.2 VHDL和Verilog HDL 33

3.3.3 Verilog HDL指南 34

3.3.4 Verilog HDL的设计例子 37

3.3.5 网表输入 39

3.4 HDL的编辑工具 40

3.3.6 状态图输入 40

第4章 Verilog HDL语法概述 43

4.1 Verilog语言要素 43

4.1.1 标识符、关键字和系统名称 43

4.1.2 注释 43

4.1.3 间隔符 43

4.1.4 运算符 43

4.2 数据类型 44

4.1.7 系统任务 44

4.1.6 字符串 44

4.1.5 数值集合 44

4.2.1 常量 45

4.2.2 变量 47

4.3 运算符和表达式 48

4.3.1 算术运算符 49

4.3.2 关系运算符 50

4.3.3 逻辑运算符 50

4.3.6 移位运算符 51

4.3.5 一元缩减运算符 51

4.3.4 位逻辑运算符 51

4.3.7 条件运算符 52

4.3.8 拼接运算符 52

4.4 赋值语句和块语句 52

4.4.1 赋值语句 52

4.4.2 块语句 54

4.5 控制结构 56

4.5.1 选择结构 56

4.5.2 重复结构 58

4.6 任务和函数结构 59

4.7 时序控制 60

4.7.1 延迟控制(#) 60

4.7.2 事件 61

4.7.3 等待语句 62

4.7.4 延迟定义块 62

第5章 MAX+PLUSII软件入门 64

5.1 软件概述 64

5.2 MAX+PLUSII的版本和安装 65

5.3 设计流程 66

5.3.1 设计输入 66

5.3.2 设计处理 68

5.3.3 设计校验 69

5.3.4 器件编程 69

5.3.5 在线帮助 70

5.3.6 MAX+PLUSII软件的流程 70

5.4 逻辑设计的输入方法 70

5.4.1 图形设计输入 71

5.4.2 文本输入 75

5.4.3 层次设计文件 76

5.5 设计项目的编译 76

5.5.1 打开编译器窗口 77

5.5.2 编译器的选项设置 77

5.5.3 运行编译器 80

5.5.4 在底层图编辑器中观察试配结果 80

5.6 仿真 81

5.7 定时分析 85

5.8 器件编程 87

5.9 结论 87

第6章 综合工具 88

6.1 概述 88

6.2 Synplify介绍 89

6.2.1 Synplify在设计流程中的位置 89

6.2.3 设计例子 90

6.2.2 启动Synplify 90

6.2.4 快速入门 95

6.3 时序分析中的几个基本概念 106

6.4 Synplify使用中高级论题 112

6.4.1 属性和指示(Attributes and Directives) 112

6.4.2 FSM编译器 119

6.4.3 使用Altera器件的技巧 122

第7章 仿真工具 124

7.1 概述 124

7.3 编写测试验证程序(Test Bench) 125

7.2 Modelsim软件简介 125

7.3.1 产生激励 126

7.3.2 分析响应 130

7.3.3 例6-1的Test Bench 132

7.4 仿真流程 133

7.4.1 建立工程文件 133

7.4.2 仿真流程 136

7.5.1 关于建立工程的进一步讨论 138

7.5 Modelsim使用中高级论题 138

7.5.2 脚本文件 139

7.5.3 保存波形文件 140

7.5.4 仿真Altera宏函数、LPM 142

7.5.5 时序仿真 142

第8章 下载／配置方式 145

8.1 概述 145

8.1.1 配置方式分类 145

8.1.2 配置中将用到的引脚 145

8.2.1 ByteBlasterMV的连接及原理 147

8.2 并口配置方式 147

8.1.3 配置文件 147

8.2.2 PS模式 149

8.2.3 JTAG模式 151

8.3 主动串行配置 153

8.4 微处理器配置 155

8.4.1 PS方式 155

8.4.2 被动并行同步(PPS)配置方式 155

8.4.3 被动并行异步(PPA)配置方式 156

8.5 CPLD配置 158

第9章 设计实例 165

9.1 UART简介 165

9.2 信号接口 166

9.2.1 接收信号 166

9.2.2 发送信号 166

9.3 接收逻辑设计 166

9.4 发送逻辑设计 172

9.5 发送和接收联合仿真 177

第10章 未来的趋势 180