EDA技术实用教程PDF电子书下载

第1章 概述 1

1.1 EDA技术及其发展 1

目录 1

1.2 EDA技术实现目标 3

1.3 硬件描述语言VHDL 4

1.4 VHDL综合 5

1.5 基于VHDL的自顶向下设计方法 7

1.6 EDA与传统电子设计方法的比较 10

1.7 EDA的发展趋势 14

习题 15

第2章 EDA设计流程及其工具 16

2.1 FPGA/CPLD设计流程 16

2.1.1 设计输入（原理图／HDL文本编辑） 16

2.1.3 适配 18

2.1.4 时序仿真与功能仿真 18

2.1.2 综合 18

2.1.5 编程下载 19

2.1.6 硬件测试 19

2.2 ASIC及其设计流程 20

2.2.1 ASIC设计方法 20

2.2.2 一般ASIC设计的流程 22

2.3 常用EDA工具 23

2.3.1 设计输入编辑器 24

2.3.2 HDL综合器 24

2.3.3 仿真器 25

2.3.4 适配器（布局布线器） 26

2.3.5 下载器（编程器） 27

2.4 MAX＋plusⅡ概述 27

2.5 IP核 29

习题 31

3.1 概述 32

第3章 FPGA/CPLD结构与应用 32

3.1.1 可编程逻辑器件的发展历程 33

3.1.2 可编程逻辑器件的分类 33

3.2 简单PLD原理 34

3.2.1 电路符号表示 35

3.2.2 PROM 36

3.2.3 PLA 38

3.2.4 PAL 39

3.2.5 GAL 40

3.3 CPLD结构与工作原理 43

3.4 FPGA结构与工作原理 47

3.4.1 查找表 48

3.4.2 FLEX10K系列器件 48

3.5 FPGA/CPLD测试技术 53

3.5.1 内部逻辑测试 53

3.5.2 JTAG边界扫描测试 54

3.6 FPGA/CPLD产品概述 58

3.6.1 Lattice公司CPLD器件系列 58

3.6.2 Xilinx公司的FPGA和CPLD器件系列 59

3.6.3 Altera公司FPGA和CPLD器件系列 61

3.6.4 Altera公司的FPGA配置方式与器件系列 63

3.7 CPLD和FPGA的编程与配置 64

3.7.1 CPLD的ISP方式编程 65

3.7.2 使用PC并行口配置FPGA 66

3.7.3 用专用配置器件配置FPGA 68

3.7.4 使用单片机配置FPGA 70

习题 72

实验 72

第4章 原理图输入设计方法 73

4.1 1位全加器设计向导 73

4.1.1 基本设计步骤 74

4.1.3 补充说明 83

4.1.2 设计流程归纳 83

4.2.2 位十进制数字频率计设计 84

4.2.1 设计有时钟使能的两位十进制计数器 84

4.2.2 频率计主结构电路设计 86

4.2.3 测频时序控制电路设计 87

4.2.4 频率计顶层电路设计 88

4.2.5 设计项目的其他信息和资源配置 89

4.3 参数可设置LPM兆功能块 92

4.3.1 基于LPM_COUNTER的数控分频器设计 92

4.3.2 基于LPM_ROM的4位乘法器设计 94

4.4 波形输入设计方法 96

习题 98

实验 99

5.1.1 2选1多路选择器的VHDL描述 101

第5章 VHDL设计初步 101

5.1 多路选择器VHDL描述 101

5.1.2 VHDL相关语句说明 103

5.1.3 VHDL设计的基本概念和语句小节 108

5.2 寄存器描述及其VHDL语言现象 108

5.2.1 D触发器的VHDL描述 108

5.2.2 D触发器VHDL描述的语言现象说明 109

5.2.3 实现时序电路的VHDL不同表达方式 113

5.2.4 异步时序电路设计 116

5.2.5 VHDL设计基本概念和语言现象小节 117

5.3 1位二进制全加器的VHDL设计 117

5.3.1 半加器描述和CASE语句 118

5.3.2 全加器描述和例化语句 122

5.4 VHDL文本输入设计方法初步 123

5.4.1 编辑输入并保存VHDL源文件 123

5.4.2 将当前设计设定为工程 124

5.4.3 选择VHDL文本编译版本号和排错 125

5.4.4 时序仿真 126

5.4.5 硬件测试 127

习题 127

实验 128

第6章 VHDL设计进阶 131

6.1 4位加法计数器的VHDL描述 131

6.1.1 4位加法计数器 131

6.1.2 整数、自然数和正整数数据类型 132

6.1.3 4位加法计数器的另一种表达方式 133

6.2 不同工作方式的时序电路设计 135

6.2.1 相关语法 135

6.2.2 带有复位和时钟使能的10进制计数器 136

6.2.3 带有并行置位的移位寄存器 138

6.3 数据对象DATA OBJECTS 139

6.3.2 变量（VARIABLE） 140

6.3.1 常数（CONSTANT） 140

6.3.3 信号（SIGNAL） 141

6.3.4 进程中的信号与变量赋值语句 142

6.4 双向电路和三态控制电路设计 148

6.4.1 三态门设计 148

6.4.2 双向端口设计 149

6.4.3 三态总线电路设计 151

6.4.4 顺序条件语句IF语句 153

6.5 进程语句结构 156

6.5.1 进程语句格式 156

6.5.2 PROCESS组成 157

6.5.3 进程要点 157

6.6 仿真延时 160

6.6.1 固有延时 160

6.6.3 仿真δ 161

6.6.2 传输延时 161

习题 162

实验 163

第7章 有限状态机设计 170

7.1 一般有限状态机的设计 170

7.1.1 用户自定义数据类型定义语句 170

7.1.2 为什么要使用状态机 172

7.1.3 一般有限状态机的设计 173

7.2 Moore型有限状态机的设计 176

7.2.1 三进程有限状态机 177

7.2.2 单进程Moore型有限状态机 181

7.3 Mealy型有限状态机的设计 183

7.4 状态编码 186

7.4.1 状态位直接输出型编码 186

7.4.2 顺序编码 188

7.5 状态机剩余状态处理 189

7.4.3 一位热码编码（One-hot encoding） 189

习题 191

实验 195

第8章 VHDL结构与要素 198

8.1 实体 198

8.1.1 实体语句结构 198

8.1.2 GENERIC类属说明语句 198

8.1.3 类属映射语句 200

8.1.4 PORT（端口）说明 201

8.2 结构体 201

8.3 子程序（SUBPROGRAM） 202

8.3.1 函数（FUNCTION） 203

8.3.2 重载函数（OVERLOADED FUNCTION） 205

8.3.3 过程（PROCEDURE） 208

8.3.4 重载过程（OVERLOADED PROCEDURE） 209

8.4.1 库的种类 210

8.4 VHDL库 210

8.4.2 库的用法 211

8.5 VHDL程序包 212

8.6 配置 215

8.7 VHDL文字规则 215

8.7.1 数字 216

8.7.2 字符串 216

8.7.3 标识符 217

8.7.4 下标名 217

8.8 数据类型 218

8.8.1 VHDL的预定义数据类型 218

8.8.2 IEEE预定义标准逻辑位与矢量 220

8.8.3 其他预定义标准数据类型 220

8.8.4 数组类型 221

8.9.1 逻辑操作符 224

8.9 VHDL操作符 224

8.9.2 关系操作符 227

8.9.3 算术操作符 228

8.10 LPM的VHDL文本方式调用 231

8.10.1 AD采样系统顶层电路设计 231

8.10.2 编辑LPM_FIFO设计实体 232

8.10.3 LPM_FIFO定制文件仿真测试 235

8.10.4 AD_FIFO系统实现 236

8.10.5 双口RAM定制 237

习题 238

实验 239

第9章 VHDL基本语句 246

9.1 顺序语句 246

9.1.1 赋值语句 246

9.1.3 CASE语句 247

9.1.2 IF语句 247

9.1.4 LOOP语句 249

9.1.5 NEXT语句 251

9.1.6 EXIT语句 252

9.1.7 WAIT语句 253

9.1.8 子程序调用语句 256

9.1.9 返回语句（RETURN） 258

9.1.10　空操作语句（NULL) 259

9.2　VHDL并行语句 259

9.2.1 并行信号赋值语句 260

9.2.2　块语句结构（BLOCK） 263

9.2.3 并行过程调用语句 265

9.2.4　元件例化语句 266

9.2.5　生成语句 267

9.3 属性描述与定义语句 271

习题 274

实验 276

第10章　设计优化和设计方法 283

10.1　面积优化 283

10.1.1 资源共享 283

10.1.2　逻辑优化 286

10.1.3 串行化 287

10.2　速度优化 289

10.2.1　流水线设计 290

10.2.2　寄存器配平 292

10.2.3　关键路径法 293

10.3　使用MAX＋plusⅡ优化设计 294

10.3.1 全局逻辑综合选项 294

10.3.2 时间需求选项 295

10.3.3　打包（Clique) 298

10.3.4　局部逻辑综合选项 300

10.3.5　Probe的使用 302

10.4　其他设置 304

10.4.1　Slow Slew Rate设置 304

10.4.2　EPC系列配置器件设置与编程 305

10.4.3　编程文件转换 307

10.4.4　MAX＋plusⅡ在Windows 2000上的安装设置 308

习题 308

实验 310

第11章 EDA工具软件接口 313

11.1 EDA软件接口流程 313

11.2 Synplify与MAX＋plusⅡ的接口 314

11.3 Synplify与ispEXPERT Compiler的接口 319

11.4 ModelSim与MAX＋plusⅡ的接口 322

11.5 从MAX＋plusⅡ向QuartusⅡ转换 329

实验 330

习题 330

第12章 电子系统设计实践 331

12.1 等精度频率计设计 331

12.1.1 主系统组成 331

12.1.2 测频原理 332

12.1.3 FPGA/CPLD开发的VHDL设计 333

12.2 高速A/D采样控制设计 336

12.3 VGA图像显示控制器设计 339

12.4 直接数字合成器（DDS）设计 341

12.5 使用IP Core设计FIR滤波器 346

12.6 通用异步收发器（UART）设计 351

习题 357

实验 357

附录 EDA实验开发系统使用介绍 359

参考文献 372