计算机体系结构学习指导与习题解答PDF电子书下载

第1章　概述 1

1.1　本书学习目标 1

1.2　读者知识背景 1

1.3　本书主要内容 1

1.4　本章目标 1

1.5　技术趋势 2

1.6　性能量度 2

1.6.1　MIPS 3

1.6.2　CPI/IPC 3

1.6.3　基准测试套件 4

1.6.4　几何平均数与算术平均数 4

1.7　加速比 5

1.8　Amdahl定律 5

1.9　本章小结 6

本章习题与解析 6

第2章　数据表示与计算机算术运算 14

2.1　本章学习目标 14

2.2　从电子信号到位 14

2.3　正整数的二进制表示 15

2.4　正整数的算术运算 16

2.4.1　加法和减法 16

2.4.2　乘法 18

2.4.3　除法 18

2.4.4　上溢或下溢 19

2.5　负整数 19

2.5.1　原码表示法 19

2.5.2 二进制补码表示法 20

2.5.3　符号扩展 22

2.6　浮点数 22

2.6.1　非数字与非规格化数 25

2.6.2　浮点数的算术运算 26

2.7　本章小结 28

本章习题与解析 29

第3章　计算机组织 37

3.1　本章学习目标 37

3.2　本章导言 37

3.3　程序 38

程序开发工具 39

3.4　操作系统 41

3.4.1　多道程序设计 41

3.4.2　保护 42

3.4.3　特权模式 42

3.5　计算机组织 43

3.5.1　处理器 43

3.5.2 内存系统 44

3.5.3　I/O子系统 45

3.6　本章小结 46

本章习题与解析 46

第4章　编程模型 51

4.1　本章目标 51

4.2　本章导言 51

4.3　指令类型 52

4.3.1　算术操作 52

4.3.2 内存操作 54

4.3.3　比较操作 55

4.3.4　控制操作 56

4.4　基于栈的体系结构 57

4.4.1 栈 57

4.4.2　实现栈 58

4.4.3　基于栈的体系结构的指令 60

4.4.4　基于栈的指令集 60

4.4.5　基于栈的体系结构中的程序 62

4.5　通用寄存器体系结构 63

4.5.1　通用寄存器体系结构中的指令 64

4.5.2　GPR指令集 65

4.5.3　通用寄存器体系结构的程序 66

4.6 比较基于栈的体系结构与通用寄存器体系结构 67

4.7　利用栈实现过程调用 68

调用约定 69

4.8　本章小结 69

本章习题与解析 70

第5章　处理器设计 77

5.1　本章目标 77

5.2　本章导言 77

5.3　指令集体系结构 78

5.3.1 比较RISC与CISC 78

5.3.2　寻址方式 80

5.3.3　多媒体向量指令 82

5.3.4　定长指令编码与变长指令编码 83

5.4　处理器微体系结构 84

5.4.1　执行单元 85

5.4.2　微程序设计 86

5.4.3　寄存器文件设计 86

5.5　本章小结 87

本章习题与解析 88

第6章　流水线 94

6.1　本章目标 94

6.2　本章导言 94

6.3　流水线 95

6.3.1　流水线处理器的周期时间 96

6.3.2　流水线延时 98

6.4　指令相关及其对吞吐率的影响 98

6.4.1　转移 101

6.4.2　结构相关 102

6.4.3　记分板 103

6.5　预测流水线处理器的执行时间 103

6.6　结果转发（旁路） 106

6.7　本章小结 109

本章习题与解析 110

第7章　指令级并行性 119

7.1　本章目标 119

7.2　本章导言 119

7.3　什么是指令级并行性 121

7.4　指令级并行性的局限性 121

7.5　超标量处理器 123

7.6　顺序执行与乱序执行 123

7.6.1 顺序执行处理器的执行时间预测 123

7.6.2　乱序执行处理器的执行时间预测 124

7.6.3　乱序执行处理器的实现问题 125

7.7　寄存器重命名 126

7.8　超长指令字处理器 128

超长指令字的利弊 130

7.9　指令级并行性的编译技术 131

7.9.1　循环展开 131

7.9.2　软件流水线方法 133

7.10　本章小结 134

本章习题与解析 135

第8章　内存系统 146

8.1 本章目标 146

8.2　本章导言 146

8.3　延时、吞吐率和带宽 146

流水线、并行性和预充电 147

8.4　内存层次结构 149

8.4.1　层次级别 150

8.4.2　术语 150

8.4.3 平均访问时间 151

8.5　内存技术 152

8.5.1 内存芯片组织 152

8.5.2　SRAM 153

8.5.3　DRAM 154

8.5.4　DRAM刷新 154

8.5.5　DRAM访问时序 155

8.5.6　页面模式以及更新的DRAM 156

8.6　本章小结 157

本章习题与解析 158

第9章　Cache 165

9.1　本章目标 165

9.2　本章导言 165

9.3　数据Cache、指令Cache和统一Cache 166

9.4　描述Cache 167

9.5　容量 167

9.6　行长 167

9.7　相联度 168

9.7.1　全相联Cache 169

9.7.2　直接映射Cache 169

9.7.3　组相联Cache 171

9.8　替换策略 172

9.9 比较写回式Cache与直写式Cache 173

9.10　Cache实现 175

9.11　标记阵列 175

9.12　命中／缺失逻辑 176

9.13　数据阵列 177

9.14　Cache缺失访问的分类 178

9.15　多级Cache 179

9.16　本章小结 180

本章习题与解析 180

第10章　虚拟内存 190

10.1 本章目标 190

10.2　本章导言 190

10.3　地址转换 191

10.4　请求调页与页面交换 193

10.5　页表 193

10.5.1 多级页表 194

10.5.2　反向页表 196

10.6　TLB 197

10.6.1　比较TLB缺失与缺页 198

10.6.2　TLB组织 198

10.6.3　超页（页块） 199

10.7　保护 199

10.8　Cache与虚拟内存 201

10.9　本章小结 202

本章习题与解析 203

第11章　输入输出 208

11.1　本章目标 208

11.2　本章导言 208

11.3　I/O总线 209

访问I/O总线 210

11.4　中断 210

11.4.1　实现中断 211

11.4.2　中断优先级 212

11.4.3　比较轮询与中断 212

11.5　内存映射I/O 213

11.6　DMA 214

11.7　输入输出设备 215

11.8　磁盘系统 216

11.8.1　硬盘组织结构 217

11.8.2　请求调度 218

11.9　本章小结 220

本章习题与解析 220

第12章　多处理器 227

12.1　本章目标 227

12.2　本章导言 227

12.3　加速比与性能 227

12.3.1　加速比的局限性 228

12.3.2　超线性加速比 229

12.4　多处理器系统 230

12.5　消息传递系统 232

12.6　共享内存系统 232

12.6.1　内存一致性模型 233

12.6.2　严格一致性 233

12.6.3　Cache一致性 234

12.6.4　MESI协议 235

12.6.5　基于总线的共享内存系统 237

12.6.6　同步 237

12.7 比较消息传递与共享内存 238

12.8　本章小结 239

本章习题与解析 239