Verilog FPGA芯片设计PDF电子书下载

第1章 数字逻辑设计与Verilog的发展过程 1

1.1 计算机辅助设计与集成电路产业 1

1.2 硬件描述语言 3

1.3 集成电路芯片设计流程 3

第2章 Verilog设计风格与概念 5

2.1 设计风格 5

2.1.1 设计者与修改原因 5

2.1.2 设计代码的注释和说明 5

2.1.3 设计过程注意事项 6

2.2 基本概念 7

2.2.1 操作符 7

2.2.2 注释说明与空白 7

2.2.3 数字 8

2.2.4 字符串 9

2.2.5 标识符、关键词及系统函数 10

2.2.6 信息显示于标准的输出 12

2.2.7 仿真监视 13

2.2.8 结束仿真 14

参考文献 15

第3章 Verilog设计结构 17

3.1 设计方法 17

3.2 模块 17

3.3 端口 19

3.4 模块实例的引用 20

3.5 数据类型 21

3.5.1 数值集合 21

3.5.2 线网 22

3.5.3 寄存器 23

3.5.4 向量 23

3.5.5 数字 24

3.5.6 参数 24

3.5.7 数组与内存 25

3.5.8 三态 25

参考文献 26

第4章 门级描述 27

4.1 and,or,nand,nor,xor及xnor门 27

4.2 buf及not门 29

4.3 实例说明 30

4.4 多路输入选择器实例 40

习题 45

参考文献 45

第5章 数据流建模 46

5.1 连续赋值 46

5.2.1 常数值表达式 47

5.2.2 操作数 47

5.2 表达式 47

5.2.3 操作符 48

5.3 应用实例 60

5.3.1 3-8译码器 60

5.3.2 4-2编码器 62

5.3.3 4位加法器 64

5.3.4 1-4多路输出选择器 65

5.3.5 3位多数位表决器 67

5.3.6 1位全减器 68

参考文献 70

习题 70

第6章 行为描述 71

6.1 过程性结构 71

6.1.1 initial区块 71

6.1.2 always区块 71

6.2 过程性赋值 76

6.2.1 阻塞过程性赋值 76

6.2.2 非阻塞过程性赋值 79

6.4 if语句 82

6.3 begin…end块语句 82

6.5 case语句 93

6.6 casez语句 99

6.7 casex语句 102

6.8 循环 105

6.8.1 for循环 105

6.8.2 while循环 115

6.8.3 forever循环 116

6.8.4 repeat循环 116

6.9 begin…end区块语句 119

6.10 fork…join区块语句 120

6.11 wait语句 121

6.12 实用范例 122

6.12.1 两位数BCD计数器 122

6.12.2 BCD码加法器 125

6.12.3 16字节双端口RAM 129

6.12.4 16字节单端口RAM 132

习题 135

参考文献 135

7.1 函数 136

第7章 函数及任务 136

7.2 任务 143

7.3 函数调用函数 147

7.4 任务调用函数及任务 149

7.5 系统函数与任务 151

7.5.1 与实数有关的系统函数与任务 151

7.5.2 显示与写入系统任务 152

7.5.3 驱动器计数系统函数 152

7.5.4 文件输出系统任务 153

7.5.6 时序检查系统任务 154

7.5.5 结束执行系统任务 154

7.5.7 测试信号系统任务 155

7.5.8 加载内存系统任务 155

7.5.9 时间刻度系统函数与任务 156

7.5.10 储存与重新激活系统任务 158

7.5.11 复位系统任务 158

7.5.12 其它系统任务与函数 158

参考文献 160

习题 160

第8章 用户定义的原语逻辑电路与状态机 162

8.1 UDP的设计方法 162

8.2 用UDP描述组合逻辑电路 163

8.3 用UDP描述时序逻辑电路 166

8.4 状态机 169

8.4.1 Moore状态机 169

8.4.2 Mealy状态机 181

习题 199

参考文献 200

第9章 Verilog程序设计技巧 201

9.1 程序设计 201

9.1.1 如何设计综合电路 201

9.1.2 数学表达式的顺序及群集 202

9.1.3 if语句与case语句的比较 203

9.2 编译器预处理命令 203

9.2.1 ｀include 204

9.2.2 ｀define与｀undef 204

9.2.3 ｀timescale 205

9.2.4 ｀resetall 206

9.2.5 ｀ifdef，｀else与｀endif 206

参考文献 207

第10章 电路延迟时序的设定 208

10.1 逻辑门延迟 208

10.2 连接线延迟 210

10.3 模块路径延迟 210

10.3.1 特定区块 210

10.3.2 特定参数 213

10.4 跳变沿敏感的路径延迟 214

10.5 状态相关路径延迟 216

10.6 延迟时间值设定 218

习题 219

参考文献 220

第11章 实用专题设计范例 221

11.1 0～9999十进制计数器 221

11.2 16位移位式乘法器 227

11.3 16位固定点式乘法器 230

11.4 16位布斯乘法器 234

11.5 16位移位式除法器 237

11.6 16位重存与非重存除法器 242

11.7 移动蛇控制电路 248

11.8 键盘控制电路 257

11.9 循环冗余校验电路 264

11.10 浮点数运算器电路 271

11.10.1 浮点数加法器 272

11.10.2 浮点数乘法器 277

参考文献 282