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第1章 设计中常用的方程 1

1.1 MOS管的电流方程 1

1.1.1简单的电流方程 1

1.1.2饱和区的沟道长度调制效应 2

1.1.3小尺寸MOS管的电流方程 3

1.2CMOS倒相器的交、直流特性 10

1.2.1CMOS倒相器的直流特性 10

1.2.2CMOS倒相器的瞬态特性 11

1.3CMOS电路中的节点电容 14

1.3.1PN结势垒电容 14

1.3.2栅电容 15

1.3.3节点电容 16

1.4CMOS传输门 17

1.4.1CMOS传输门的直流传输特性 18

1.4.2CMOS传输门的导通电阻 18

1.4.3CMOS传输门的衬底偏压效应 20

1.4.4CMOS传输门的瞬态特性 21

1.5设计参数的萃取 23

第1章参考文献 25

第2章 CMOS电路基本单元的优化设计 26

2.1CMOS电路优化设计的条件 26

2.1.1上升时间和下降时间相等的优化条件 26

2.1.2最佳噪声容限的优化条件 26

2.1.3最佳的驱动能力 27

2.2CMOS倒相器的优化设计 27

2.3CMOS基本门的优化设计 31

2.3.1与非门的优化设计 31

2.3.2或非门的优化设计 35

2.3.3减小芯片面积的基本门设计 39

2.4CMOS传输门的优化设计 41

2.4.1传输门结构速度的优化设计 41

2.4.2CMOS传输门导通电阻的优化设计 42

2.5.1输出驱动级间的优化设计 43

2.5输出级驱动能力的优化设计 43

2.5.2输出驱动级的优化设计 47

2.6CMOSD型触发器的优化设计 49

2.6.1D型触发器的设计分析 49

2.6.2D型触发器的设计举例 51

第3章 逻辑控制单元 60

3.1或与非门 60

3.2与或非门 63

3.3二选一电路 65

3.3.1钟控门组成的二选一电路 65

3.3.2传输门组成的二选一电路 66

3.3.3传输门和钟控门组成的二选一电路 67

3.4异或门和同或门 67

3.4.1异或门 68

3.4.2同或门 70

3.5半加器和全加器 71

3.5.2传输门和钟控门组成的半加器 72

3.5.1同或门加倒相器组成的半加器 72

3.5.3全加器 73

3.6I/O（输入／输出）结构 75

3.6.1输入缓冲器 75

3.6.2三态输出和I/O双向缓冲器 78

第4章 触发器 80

4.1锁存器 80

4.1.1传输门、钟控门和倒相器组成的锁存器 80

4.1.2带有复位和置位的锁存器 81

4.1.3与或非门和或与非门组成的锁存器 84

4.1.4双时钟控制的锁存器 84

4.2施密特触发器 85

4.3D型触发器 87

4.3.1传输门和倒相器组成的D型触发器 87

4.3.3传输门、钟控门和倒相器组成的D型触发器 88

4.3.2倒相器和钟控门组成的D型触发器 88

4.4带有复位的D型触发器 89

4.4.1与非门和或非门控制复位的D型触发器 89

4.3.4倒比管和钟控门组成的D型触发器 89

4.4.2钟控与非门控制复位的D型触发器 91

4.4.3复位与时钟控制有关的D型触发器 92

4.5带有置位的D型触发器 93

4.5.1与非门控制置位的D型触发器 93

4.5.2钟控与非门和与非门控制置位的D型触发器 94

4.5.3单个与非门控制置位的D型触发器 95

4.5.4置位与时钟控制有关的D型触发器 95

4.6带有复位和置位的D型触发器 96

4.6.1典型的与非门和或非门组成的带有复位和置位的D型触发器 96

4.6.2与或非门和或与非门组成的带有复位和置位的D型触发器 96

4.7带有双时钟控制的D型触发器 97

4.7.1没有复位端的双钟控D型触发器 97

4.6.3钟控与非门和与非门组成的带有复位和置位的D型触发器 97

4.7.2带有复位的双钟控D型触发器 98

4.7.3由钟控门组成的双钟控D型触发器 98

4.7.4由钟控门组成并带有复位和置位的双钟控D型触发器 99

第5章 计数器 100

5.1计数单元 100

5.1.1分频器 100

5.1.2钟控门组成的分频器 101

5.1.3既有复位和置位又有计数的分频器 102

5.1.4带有复位的双钟控移位和计数触发器 103

5.1.5带有置位的双钟控锁存和计数触发器 103

5.1.6可预置的计数单元 104

5.1.7带有复位并有三处输出的双钟控移位和计数触发器 104

5.2异步计数器 105

5.2.1异步二进制计数器 105

5.2.2译码电路 106

5.2.3七进制计数器 108

5.2.4十进制计数器 109

5.2.5时钟控制发生器 111

5.3同步计数器 113

5.3.12～0进制同步加法计数器 113

5.3.22～0进制同步可预置可逆计数器 118

5.4链式计数器 123

第6章 存储电路 126

6.1存储电路的构架 126

6.2静态随机存取存储器（SRAM） 127

6.2.1SRAM存储单元的设计 127

6.2.2位线负载 129

6.2.3数据感测放大器 132

6.3动态随机存取存储器（DRAM） 133

6.3.1DRAM存储单元的结构 133

6.3.2DRAM单元的读写和刷新（以单管单元为例） 134

6.3.3DRAM用灵敏放大器 135

6.3.4DRAM的字线 136

6.4只读存储器（ROM） 136

6.4.1ROM存储单元的结构 137

6.4.2ROM感测放大器 138

6.5用户可编程ROM（PROM） 139

6.5.1熔丝型PROM 140

6.5.2可擦除型PROM（EPROM） 140

6.5.3电可擦除型PROM（E2PROM或EEPROM） 141

第7章 CMOS模拟电路及数模兼容电路 144

7.1MOS管的交流小信号参数 144

7.1.1MOS管的跨导 144

7.1.2MOS管饱和区输出电导gds 145

7.1.3衬底跨导gmb 146

7.2有源电阻 147

7.3恒流源电路 148

7.3.2共源共栅电流镜 149

7.3.1基本的恒流源电路 149

7.4基准电流电路 150

7.3.3威尔逊恒流源电路 150

7.4.1基本的基准电流电路形式 151

7.4.2低功耗的基准电流电路 151

7.4.3两管的基准电流电路 153

7.5基准电压源和偏置电路 154

7.5.1基准电压源 154

7.5.2偏置电压和电流 157

7.5.3CMOS偏置电路 158

7.5.4高性能的基准电流源和电压源 158

7.6MOS管单级放大器 160

7.6.1nMOS单级放大器 160

7.6.2CMOS单级放大器 161

7.7CMOS差分放大器 163

7.7.1差分对管的直流转换特性 163

7.7.3CMOS差分放大器的失调电压 164

7.7.2CMOS差分放大器的电压增益 164

7.8模拟电路中MOS管的按比例缩小规则 166

7.8.1按比例缩小对模拟参数的影响 166

7.8.2按比例缩小系数对MOS基本模拟电路性能的影响 171

7.9上电复位电路 176

7.9.1要有延迟时间的上电复位电路 176

7.9.2利用电容上电压不能突变的上电复位电路 178

7.10CMOS运算放大器 179

7.10.1CMOS运算放大器的设计 179

7.10.2稳定CMOS运放工作的另外两种办法 187

7.10.3不同用途的CMOS运放 195

7.11CMOS电压比较器 204

7.11.1CMOS电压比较器的设计 205

7.11.2pMOS管作为输入对管的CMOS电压比较器 210

7.11.3各种CMOS电压比较器举例 213

7.12.1由电压比较器组成的振荡器电路 217

7.12振荡器电路 217

7.12.2倒相器组成的振荡器电路 221

7.12.3双电压比较器组成的振荡器电路 223

第7章参考文献 224

第8章 BiCMOS兼容工艺与电路 225

8.1BiCMOS兼容工艺 225

8.1.1以CMOS工艺为基础的BiCMOS兼容工艺 226

8.1.2以双极型工艺为基础的BiCMOS兼容工艺 228

8.2BiCMOS器件结构完全兼容的电路 231

8.2.1BiCMOS器件结构完全兼容的基本单元 231

8.2.2输出全由NPN管构成的BiCMOS基本倒相器 239

8.2.3BiCMOS兼容的门电路 243

8.2.4BiCMOS在数字电路中的应用 246

8.3BiCMOS基准电压源和基准电流电路 248

8.3.1以晶体管的热电势（kT/q）为基准的偏置电压 249

8.3.2能隙基准电压源（二管能隙基准源） 251

8.4BiCMOS运算放大器 253

8.4.1双极型晶体管作为差分输入的BiCMOS运放 253

8.4.2MOS管作为差分输入的BiCMOS运放 255

8.5BiCMOS电压比较器 257

8.5.1双极型管作为差分输入对管的BiCMOS比较器 257

8.5.2pMOS管作为差分输入对管的BiCMOS比较器 259

8.6电压跟随器 262

8.6.1BiCMOS电压跟随器 262

8.6.2BiCMOS电压跟随器的应用 263

8.7BiCMOS输出级 265

8.8恒流驱动LEDBiCMOS电路 266

第8章参考文献 270

第9章 低压与高压兼容的电路 271

9.1偏置栅高压MOS管 272

9.1.1横向偏置栅高压MOS管 273

9.1.2纵向偏置栅高压MOS管 282

9.2高压DMOS管 283

9.2.1高压横向功率DMOS（LDMOS）管 284

9.2.2高压纵向功率DMOS（VDMOS）管 287

9.3全兼容的双极型高压结构 291

9.4提高MOS管源漏击穿电压的途径 292

9.4.1电场控制板法 293

9.4.2电场限制环结构 295

9.4.3既有场极板又有场限环的结构 301

9.5高压偏置栅MOS管的结构设计 302

9.5.1偏置栅MOS管漂移区的设计 303

9.5.2设计举例 305

9.6高压功率DMOS管的结构设计 309

9.6.1横向高压DMOS管的结构设计 309

9.6.2纵向高压DMOS管的结构设计 312

9.7低压与高压兼容中的隔离技术 318

9.8低压与高压兼容的电路 320

9.8.1具有DMOS高压输出的硅栅CMOS门阵列 321

9.8.2偏置栅MOS高压输出的低高压兼容电路 322

9.8.3高压电平位移器 327

9.8.4高压高速平板显示驱动集成电路 328

9.9智能功率集成电路 333

9.9.1低压与高压兼容的接口技术 333

9.9.2智能化技术 335

9.9.3车用高边智能功率开关电路 339

9.9.4MOS智能型开关电源功率集成电路 341

9.10BCD兼容工艺技术 346

9.10.140V的BiCMOS兼容技术 347

9.10.2BCD兼容工艺 347

第9章参考文献 351

第10章 可靠性设计 353

10.1微电子系统的可靠性 353

10.2输入保护的设计 354

10.3防止CMOS晶闸管（闭锁）效应 356

10.3.1产生闭锁效应的机理 356

10.3.2寄生晶闸管效应触发的条件 358

10.3.3防止晶闸管（闭锁）效应的措施 360

10.3.4CMOS中P阱和N阱抗闭锁能力的比较 364

10.4高压MOS管的负阻击穿及其预防措施 364

10.4.1高压偏置栅nMOS管中的负阻效应 364

10.4.2高压DMOS管中的负阻效应 366

10.4.3预防措施 367

10.5抗静电保护 368

10.5.1栅源短接的MOS管保护电路 368

10.5.2横向NPN结构抗ESD保护结构 369

10.5.3低压晶闸管（SCR）保护电路 371

10.6寄生MOS管的预防和抑制 373

10.7版图设计中提高可靠性的其他措施 374

第10章参考文献 375

第11章 可测性设计 376

11.1可测性设计概述 376

11.2故障模型 376

11.2.1固定故障模型（Stuck-atFaultModel） 377

11.2.2延迟故障模型（DelayFaultModel） 378

11.2.3静态电流（IDDQ）故障模型 378

11.3高氏测度度量方法 380

11.3.1可测性的测度 380

11.3.2高氏度量方法 380

11.4可测性设计的常用方法 383

11.4.1针对性测试法（AD_HOCTest） 384

11.4.2扫描链测试技术（ScanChainTest） 384

11.4.3内建自测试法（BuildinSelfTest） 386

11.4.4边界扫描测试技术（BoundaryScanTest） 391

11.4.5小结 398

11.5应用实例分析 399