SoC设计与IP核重用技术PDF电子书下载

第1章　引言 1

1.1　集成电路设计的特点 2

1.2　集成电路设计方法的转变 2

1.3　SoC的关键技术 7

1.3.1　IP核重用设计 7

1.3.2 系统建模与软／硬件协同设计 8

1.3.3　SoC测试和可测性设计 9

1.3.4　SoC的验证 10

1.3.5　互连效应 11

1.3.6　物理综合 11

1.3.7　低功耗设计 12

1.4　SoC设计的标准化 14

1.4.1　IP模块的标准化 14

1.4.2　片上总线的标准化 15

1.4.3　EDA工具接口的标准化 15

思考题 16

1.5　SoC的嵌入式软件 16

第2章　SoC设计与建模方法 17

2.1　SoC总体设计思想 17

2.1.1　SoC的硬件结构和软件特征 17

2.1.2　SoC的层次结构设计 18

2.1.3　SoC的软／硬件协同设计 19

2.1.4　SoC的仿真和测试 19

2.2　SoC设计模式和流程 20

2.2.1　瀑布模式和螺旋模式 21

2.2.2 自顶向下和自底向上相结合的开发流程 23

2.2.3　顶层系统的设计过程 24

2.3　虚部件设计方法 26

2.4　基于平台的设计 28

2.4.1　平台的分类 28

2.4.2　平台中的处理器核 29

2.4.3　C*SOC仿真验证平台 29

2.5　基于模式的设计 31

2.6　物理原型设计方法 33

2.6.1　层次化物理模块设计 34

2.6.2　时序封闭性 35

2.6.3　交接模型 35

2.7　仿生SoC模型 35

2.7.1 电子胚胎 36

2.7.2　生物系统在片上系统中的映射 36

2.9.1　使用硬核设计 38

2.9　系统集成 38

2.8　可调试设计 38

2.9.2　使用软核设计 39

思考题 39

第3章　软／硬件协同设计与TLM 40

3.1　软／硬件协同设计 40

3.1.1　协同设计的需求 40

3.1.2　基本理论 42

3.2.1　SystemC简介 48

3.2　系统级描述语言SystemC 48

3.2.2　SystemC语言体系 49

3.3　TLM建模及应用 50

3.3.1　基本概念 51

3.3.2　事务级建模TLM 52

3.3.3　TLM在系统设计中的应用 57

3.3.4　TLM建模与嵌入式软件开发 62

3.3.5　TLM模型到RTL模型的转换 63

思考题 66

第4章　IP核的设计 67

4.1　IP技术的进展 67

4.2　IP核的特征 68

4.3　IP核的设计过程 68

4.4　IP核设计中的关键问题 69

4.5　IP核的综合 72

4.6　IP的最优化设计 74

4.7.1　硬核设计中存在的问题 76

4.7　硬核的设计 76

4.7.2　硬核模型的建立 80

4.7.3　硬核的物理设计 84

4.7.4　硬核的交付 85

4.7.5　硬核的移植 86

4.8　软核和固核的设计 87

4.8.1　设计说明文档 87

4.8.4　软核的交付 88

4.8.3　软核／固核产品化 88

4.8.2　子模块集成 88

4.8.5　软核生产 89

4.8.6　08C01软核的设计 90

思考题 96

第5章　IP重用策略和任务 97

5.1　重用周期 98

5.2　设计重用 99

5.2.1　IP库的代数描述 99

5.2.2　数据管理和检索技术 102

5.2.3　基于IP的系统设计技术 105

5.2.4　接口综合技术 108

5.3　数字IP的重用 108

5.4　模拟IP的重用 111

5.5　硬件重用模型 114

5.5.1　IP提供商 115

5.5.2　IP用户 116

5.5.3　IP销路和利润率 117

5.6　嵌入式软件重用模型 118

思考题 121

第6章　SoC设计中的验证技术 122

6.1　基础理论 122

6.1.1　主要的验证技术 122

6.1.2　主要的验证策略 125

6.1.3　功能验证的方法 128

6.1.4　验证计划的制定 129

6.2.1　IP核的验证策略 130

6.2　IP核的验证 130

6.2.2　测试平台 131

6.2.3　基于模块的验证 132

6.2.4　模型检查 133

6.2.5　硬核的验证 136

6.3　接口验证 136

6.3.1　基于事务的验证 136

6.3.2　数据或行为验证 137

6.4　系统级验证 138

6.4.1　软硬件协同验证 138

6.4.2　快速原型 139

6.4.3　硬件仿真器仿真 140

6.4.4　试流片 143

6.5　门级验证 143

6.5.1　形式验证 143

6.5.2　门级仿真 146

6.6　时序验证 148

6.6.1　静态时序分析 149

6.6.2　静态时序分析和门级仿真比较 154

6.7　物理验证 155

6.7.1　设计检查 156

6.7.2　物理效应分析 156

6.7.3　设计签付 158

思考题 159

第7章　片上总线 161

7.1　片上总线接口标准 162

7.2　片上总线的层次化结构 162

7.3　AMBA总线 164

7.3.1　AMBA总线结构 164

7.3.2　基于AMBA总线的SoC设计 167

7.4　Avalon总线 168

7.4.1　Avalon总线结构 168

7.4.2　基于并发多主设备总线结构的设计 169

7.5.1　Wishbone总线结构 172

7.5　Wishbone总线 172

7.5.2　基于Wishbone总线的SoC设计 173

7.6　CoreConnect总线 175

7.7　OCP总线 176

7.8　采用SystemC TLM模型的片上总线设计实例 177

思考题 183

第8章　片上网络NoC 184

8.1　片上网络 184

8.1.1　NoC网络的发展 184

8.1.2　NoC的拓扑结构 185

8.1.3　片上网络的特征 188

8.2　片上网络能量模型 190

8.2.1　非直接网络开关结构 190

8.2.2　用位能量建立功耗模型 190

8.2.3 开关结构 193

8.3.2　交换技术 195

8.3.1　网络协议 195

8.3　片上网络通信 195

8.3.3　虫孔路由问题 196

8.3.4　竞争前瞻路由 197

8.3.5 片上开关 198

8.3.6　片上通信中的分组 199

8.3.7　通信服务质量 200

8.4　片上网络的设计 200

8.5　MPSoC 202

8.5.1　MPSoC特征 202

8.5.2　MPSoC的体系结构 203

8.5.3　MPSoC一般设计流程 204

8.5.4　设计空间探索 206

思考题 207

第9章　混合信号SoC的设计 208

9.1　混合信号SoC设计描述 208

9.2　数模混合设计的抽象层次 209

9.3　模拟IP的设计 210

9.4　数模混合SoC的设计 211

9.4.1　数模混合SoC的设计流程 212

9.4.2　混合信号设计仿真 213

9.5　混合SoC设计面临的主要问题和解决方法 215

9.5.1　混合信号SoC的电路设计 215

9.5.2　约束条件管理 216

9.5.3　混合描述方式 216

9.5.5　混合信号SoC的验证 217

9.5.4　混合信号SoC的布图 217

9.5.6　混合信号SoC测试 218

思考题 218

第10章　SoC低功耗设计 219

10.1　概述 219

10.1.1　静态漏电功耗 219

10.1.2　动态功耗 220

10.2　动态电压调整 223

10.3.2　RTL级功耗优化 225

10.3　SoC低功耗设计层次 225

10.3.1 电路级和逻辑级的功耗优化 225

10.3.3　行为级以上的低功耗设计 226

10.3.4　软件代码优化 226

10.4　IP的低功耗结构 227

10.5　MPSoC中的低功耗设计 228

10.6　低功耗软件架构 229

10.6.1　应用程序的低功耗措施 229

10.6.2　操作系统控制下的功耗管理 231

10.6.3　功耗调度 232

10.7　功耗评估 233

思考题 235

第11章　SoC嵌入式操作系统的分析与设计 236

11.1　SoC嵌入式操作系统的结构和特点 236

11.1.1　嵌入式操作系统的结构 236

11.2　SoC嵌入式操作系统的设计 237

11.2.1　硬件抽象层的描述 237

11.1.2　嵌入式操作系统的特点 237

11.2.2 内核的构成和应用程序的设计 239

11.2.3　交叉编译和调试 242

11.2.4　嵌入式操作系统的仿真运行环境 243

11.2.5　裁剪和移植 244

11.2.6　对多处理器的支持 247

11.2.7　嵌入式操作系统的封装 252

11.2.8　动态扩展 254

11.3　嵌入式操作系统设计实例 255

11.4　嵌入式应用系统设计实例 258

思考题 260

第12章　核及SoC设计实例 261

12.1　微处理器核 261

12.1.1　V830R/AV超标量RISC 261

12.1.2　PowerPC 603e G2核的设计 262

12.1.3　NIOS II处理器核 264

12.2　数字IP核 265

12.3　模拟IP核 266

12.4　存储器核生成器 267

12.5　核的集成和片上总线 268

12.6　SoC设计实例 271

12.6.1　Estarl嵌入式微处理器 272

12.6.2　媒体处理器 273

12.6.3　机顶盒SoC系统的可测性 279

思考题 279

第13章　可重构SoC 280

13.1　可重构计算的发展 280

13.2　可重构处理器 280

13.3　动态可重构系统 282

13.3.1　动态可重构计算系统的定义与结构 282

13.3.2　动态可重构计算的软／硬件设计分工 282

13.3.3　演化硬件 283

13.4　片上可编程系统 285

13.4.1 基于NIOS CPU的SOPC 286

13.4.2 ALTERA的Excalibur SOPC 288

13.4.3 基于M8C内核的SOPC片内资源 290

思考题 292

第14章　基于IP重用的SoC测试技术 293

14.1　测试的基本概念 293

14.2　故障模型 294

14.3　SoC测试的基本问题 295

14.4.1　基于扫描的设计 296

14.4　可测性设计的分类 296

14.4.2　内建自测试 297

14.4.3　边界扫描 297

14.5　SoC的测试结构 300

14.5.1　测试激励源和响应分析器 300

14.5.2　测试环 301

14.5.3　测试访问机制 304

14.6　存储器核的测试 308

14.6.2　存储器的内建自测试 309

14.6.1　存储器的故障模型 309

14.6.3　MBIST的实现 310

14.7　处理器核的测试 312

14.8　数字模拟混合信号核的测试 314

14.8.1　数模转换器的测试 315

14.8.2　模数转换器的测试 316

14.8.3　混合信号的测试结构 318

14.8.4　IEEE 1149.4 319

14.9　数字核的可测性设计 320

14.9.1　时钟设计 321

14.9.2　寄存器设计 323

14.9.3　三态总线设计 324

14.9.4　组合反馈环设计 325

思考题 325

附录A　SoC设计工具 327

附录B　SoC内核测试标准IEEE P1500 333

参考文献 336