数字集成电路测试优化PDF电子书下载

第1章 绪论 1

1.1 测试优化方法简介 3

1.2 测试优化中的关键问题 6

1.2.1 测试压缩中X位的处理 6

1.2.2 快速功耗估计与测试功耗优化 7

1.2.3 测试外壳设计与测试调度算法 8

1.3 本书章节组织结构 10

参考文献 12

第2章 测试激励压缩 13

2.1 测试激励压缩 13

2.1.1 测试激励数据中的X位 15

2.1.2 激励压缩中的相关术语 16

2.1.3 激励压缩方法分类 19

2.2 基于Variable-Tail编码的压缩方法 25

2.2.1 激励压缩中的编码设计 25

2.2.2 Variable-Tail编码 27

2.2.3 实验及分析 31

2.3 周期可重构测试压缩方法 34

2.3.1 周期可重构技术及解压缩电路结构 34

2.3.2 周期可重构MUX网络的自动综合算法 37

2.3.3 测试压缩率分析 39

2.4 本章小结 42

参考文献 42

第3章 测试响应压缩 45

3.1 测试响应压缩 45

3.1.1 响应压缩中的相关术语 47

3.1.2 时间维和空间维混合压缩和未知位 48

3.2 时空维混合压缩方法 49

3.2.1 失效芯片中错误位分布及卷积编码 50

3.2.2 改进的（n,n—1,m,d）卷积码设计 52

3.2.3 压缩电路的两种不同实现形式 55

3.3 未知位容忍技术 57

3.4 诊断设计 63

3.5 混淆率方面的一些实验结果 64

3.6 激励压缩和响应压缩的结合——商业EDA工具分析 66

3.7 本章小结 70

参考文献 70

第4章 动态功耗估计 73

4.1 动态功耗模型 73

4.1.1 动态功耗来源 73

4.1.2 跳变功耗模型 76

4.1.3 UMCF电路模型 77

4.2 功耗敏感性分析 79

4.2.1 功耗敏感性分析方法 79

4.2.2 动态功耗敏感性分析 84

4.2.3 静态功耗敏感性分析 85

4.2.4 敏感性分析应用 86

4.3 冒险共振及应用 87

4.3.1 冒险叠加现象 88

4.3.2 状态空间压缩 91

4.3.3 实验及分析 92

4.4 上电瞬态功耗估计 94

4.4.1 电源门控方法 95

4.4.2 上电电流模型 96

4.4.3 遗传算法优化方法 98

4.4.4 实验及分析 99

4.5 体系结构级功耗估计 101

4.5.1 体系结构级功耗估计 102

4.5.2 体系结构级功耗模型 104

4.5.3 实验及分析 105

4.6 动态测试功耗估计 108

4.6.1 相关术语 108

4.6.2 动态测试功耗计算模型 109

4.7 本章小结 110

参考文献 110

第5章 动态测试功耗优化 113

5.1 扫描测试功耗问题 113

5.2 移位与捕获测试功耗 115

5.2.1 移位测试功耗分析 115

5.2.2 捕获测试功耗分析 118

5.3 动态测试功耗优化方法分类 121

5.4 基于扫描链调整的动态测试功耗优化 123

5.4.1 基于可测试性设计的测试功耗优化方法相关研究 123

5.4.2 扫描单元分组连接技术 126

5.4.3 扫描链划分与排序技术 130

5.4.4 移位功耗优化效果及硬件开销实验数据分析 134

5.5 基于测试向量调整的动态测试功耗优化 138

5.5.1 基于测试向量填充的动态测试功耗优化 138

5.5.2 基于测试向量排序的动态测试功耗优化 157

5.6 本章小结 163

参考文献 163

第6章 静态测试功耗优化 167

6.1 静态功耗模型 167

6.2 静态功耗估计 168

6.2.1 静态功耗堆栈效应 169

6.2.2 静态功耗查表估计法 171

6.2.3 模拟器实现及验证 172

6.3 静态测试功耗优化 174

6.3.1 基于X位的漏电流优化技术 175

6.3.2 扫描功耗闩锁 180

6.4 本章小结 187

参考文献 187

第7章 测试压缩与测试功耗协同优化 190

7.1 基于随机访问扫描设计的协同优化 190

7.1.1 CSCD设计 190

7.1.2 效果分析 197

7.1.3 实验及分析 199

7.2 基于测试向量填充的协同优化 202

7.2.1 主流编码测试压缩技术 203

7.2.2 低功耗测试压缩基础 206

7.2.3 基于选择编码方案的低功耗测试压缩方案 207

7.2.4 实验及分析 216

7.3 基于Variable-Tail编码的协同优化 218

7.3.1 测试压缩率优化 219

7.3.2 测试中移位功耗的优化 220

7.3.3 测试数据压缩和测试功耗的协同优化 221

7.4 基于芯核并行外壳设计的协同优化 223

7.4.1 芯核测试外壳设计 224

7.4.2 串行测试外壳设计的代价 225

7.4.3 扫描切片重叠和部分重叠 227

7.4.4 并行外壳设计方法 229

7.4.5 实验及分析 235

7.5 本章小结 237

参考文献 238

第8章 系统芯片的测试调度 242

8.1 系统芯片测试简介 242

8.2 测试访问机制 244

8.2.1 基于总线的测试访问机制 244

8.2.2 基于片上网络的测试访问机制 245

8.3 基于双核扫描链平衡的测试调度 246

8.3.1 基于总线的测试调度相关研究 246

8.3.2 扫描链平衡设计 247

8.3.3 基于双核扫描链平衡的测试调度方法 248

8.4 基于片上网络的交错式测试调度 255

8.4.1 片上网络测试相关工作介绍 255

8.4.2 低功耗片上网络测试调度 259

8.4.3 实验及分析 267

8.5 本章小结 271

参考文献 272

第9章 测试向量集与测试流程优化 275

9.1 引言 275

9.2 测试向量集优化 276

9.2.1 固定型故障测试向量生成 276

9.2.2 时延故障测试向量生成 277

9.2.3 非压缩模式下的测试向量集优化 282

9.2.4 压缩模式下的测试向量集优化 284

9.3 测试流程优化 285

9.3.1 测试项目有效性 286

9.3.2 测试流程优化算法 287

9.3.3 实验及分析 288

9.4 本章小结 289

参考文献 290

第10章 测试优化技术在龙芯通用处理器中的应用 291

10.1 通用处理器DFT面临的挑战 291

10.2 测试优化技术在龙芯2E中的应用 292

10.2.1 DFT方案设计总体框架结构 293

10.2.2 扫描设计 293

10.2.3 存储器内建自测试 294

10.2.4 测试向量产生 296

10.2.5边界扫描设计 300

10.3 测试优化技术在龙芯2F中的应用 302

10.3.1 龙芯2F高性能通用处理器的测试难点 303

10.3.2 龙芯2F可测试性设计结构 304

10.3.3 支持实速测试的可测试性时钟电路设计 305

10.3.4 实速测试的测试生成 310

10.3.5 扫描与混合测试压缩结构设计 314

10.3.6 嵌入式存储器内建自测试与诊断电路设计 317

10.3.7 边界扫描结构设计 319

10.3.8 测试功耗控制结构设计 320

10.3.9 测试向量生成与测试结果分析 321

10.3.10 与主流处理器DFT比较 324

10.4 本章小结 327

参考文献 327

第11章 总结与展望 329

11.1 总结 329

11.2 展望 333

11.2.1 测试压缩 333

11.2.2 测试功耗优化 333

11.2.3 测试调度 334

参考文献 335

索引 336