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第1章 可编程逻辑器件和EDA技术 1

1.1 EDA技术的主要特征 1

1.2 EDA技术的设计方法 3

1.3 可编程逻辑器件简介 4

1.3.1 从ASIC到FPGA/CPLD 4

1.3.2 CPLD器件 6

1.3.3 FPGA器件 12

1.4 可编程逻辑器件的设计 24

1.4.1 可编程逻辑器件的设计流程 24

1.4.2 Xilinx公司的ISE开发工具概述 26

1.4.3 Altera公司的Quartus Ⅱ开发工具概述 27

1.4.4 Latice公司的IspLever开发工具概述 28

1.5 可编程逻辑器件的选型 29

1.5.1 选择CPLD的方法 29

1.5.2 选择FPGA的方法 30

1.6 IP核简介 31

1.7 EDA技术的发展趋势 33

1.7.1 可编程逻辑器件的发展趋势 33

1.7.2 EDA软件开发工具的发展趋势 33

1.7.3 设计输入方式的发展趋势 34

第2章 Verilog HDL 36

2.1 Verilog HDL基本概念 36

2.1.1 Verilog HDL简介 36

2.1.2 Verilog HDL模块的概念及结构 36

2.1.3 Verilog模块的测试与验证 39

2.2 Verilog HDL的基本要素 42

2.2.1 数据类型 42

2.2.2 运算符 44

2.2.3 编译指令 48

2.3 行为描述 50

2.3.1 行为描述的基本概念和结构 50

2.3.2 结构说明语句 52

2.3.3 过程赋值语句 53

2.3.4 条件语句和循环语句 54

2.3.5 任务和函数 58

2.4 数据流描述 60

2.4.1 数据流描述的基本概念和结构 60

2.4.2 连续赋值语句 61

2.5 结构描述 62

2.5.1 结构描述的概念及方式 62

2.5.2 开关级建模 62

2.5.3 门级建模 63

第3章 典型Verilog HDL的设计实例 65

3.1 组合逻辑电路的设计 65

3.1.1 逻辑门电路的设计 65

3.1.2 常用编码器的设计 67

3.1.3 常用译码器的设计 70

3.1.4 数据选择器的设计 72

3.1.5 数据分配器的设计 74

3.1.6 数值比较器的设计 75

3.1.7 算术运算单元电路的设计 77

3.2 时序逻辑电路的设计 79

3.2.1 常用触发器的设计 80

3.2.2 常用数码寄存器的设计 81

3.2.3 常用计数器的设计 84

3.3 有限状态机的设计 86

3.3.1 有限状态机的建模 86

3.3.2 状态编码 89

3.3.3 Mealy型状态机的设计 91

3.3.4 Moore型状态机的设计 94

3.4 存储器的设计 97

3.4.1 只读存储器的设计 97

3.4.2 随机存储器的设计 99

3.4.3 顺序存取存储器的设计 100

第4章 典型数字系统的分析与设计 102

4.1 数字系统概述 102

4.2 数码管动态显示扫描电路原理及设计 102

4.2.1 数码管动态显示扫描电路原理 102

4.2.2 采用Verilog HDL描述的动态显示扫描电路 104

4.3 乘法器的原理及设计 106

4.3.1 乘法器的工作原理 106

4.3.2 采用Verilog HDL描述的乘法器 108

4.4 除法器的原理及设计方法 110

4.4.1 除法器的工作原理 110

4.4.2 用Verilog HDL描述的除法器 112

4.5 简易CPU的工作原理及设计方法 115

4.5.1 简易CPU的工作原理 115

4.5.2 采用Verilog HDL描述的ALU 118

4.6 交通信号灯控制器的原理及设计 123

4.6.1 交通信号灯控制器的原理 123

4.6.2 交通信号灯的Verilog HDL描述 125

4.7 数字频率计的原理及设计 130

4.7.1 数字频率计的原理 130

4.7.2 数字频率计的Verilog HDL描述 132

4.8 数字信号发生器的原理及设计 136

4.8.1 数字信号发生器的原理 136

4.8.2 数字信号发生器的Verilog HDL描述 138

第5章 RISC处理器的设计 144

5.1 支持RISC处理器的器件 144

5.1.1 Cyclone系列FPGA器件 144

5.1.2 Cyclone Ⅱ系列FPGA器件 148

5.1.3 Cyclone Ⅲ系列FPGA器件 155

5.1.4 Stratix Ⅱ系列FPGA器件 157

5.1.5 Stratix Ⅱ GX系列FPGA器件 162

5.2 RISC处理器的原理 165

5.2.1 RISC处理器的特性 165

5.2.2 ALU的工作原理 166

5.2.3 寄存器组 167

5.2.4 总线接口单元 168

5.2.5 流水线结构 168

5.2.6 中断系统 169

5.2.7 存储器地址分配 170

5.2.8 RISC处理器的总线时序 171

5.2.9 RISC处理器引脚 173

5.3 RISC处理器指令系统 174

5.3.1 RISC处理器指令格式 174

5.3.2 RISC处理器指令集 174

5.4 RISC处理器的设计 175

5.4.1 RISC处理器主程序 175

5.4.2 RISC处理器ALU的设计 179

5.4.3 RISC处理器寄存器组及总线接口的设计 185

5.4.4 RISC处理器控制器的设计 194

第6章 Quartus Ⅱ10.1开发系统 209

6.1 Quartus Ⅱ 10.1开发系统简介 209

6.1.1 Quartus Ⅱ 10.1开发系统的特性 209

6.1.2 Quartus Ⅱ 10.1开发系统的安装 210

6.1.3 Quartus Ⅱ 10.1开发系统的软件许可配置 213

6.1.4 Quartus Ⅱ 10.1开发系统的设计流程 215

6.2 设计输入 215

6.2.1 建立设计工程 216

6.2.2 原理图设计文件 219

6.2.3 VHDL设计文件 222

6.2.4 设计约束文件 223

6.3 综合与编程 225

6.3.1 综合参数控制 225

6.3.2 RTL查看器和状态机查看器 227

6.3.3 渐进式综合 228

6.3.4 多样化编程 234

6.4 设计仿真 235

6.4.1 仿真波形文件 236

6.4.2 仿真 238

6.5 SignalTap Ⅱ逻辑分析器 239

6.5.1 设置和运行SignalTap Ⅱ逻辑分析器 239

6.5.2 渐进式编译使用SignalTap Ⅱ逻辑分析器 242

6.5.3 分析SignalTap Ⅱ数据 242

6.6 设计实例 242

6.6.1 建立设计工程 243

6.6.2 建立源文件 244

6.6.3 编译设计 246

6.6.4 引脚锁定 247

6.6.5 仿真设计 248

6.6.6 编程和配置 251

参考文献 252