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目录 1

第1章 微电子学的回顾和nMOS技术导论 1

1.1 集成电路技术导论 1

1.2 集成电路的发展时期 1

1.3 VLSI的技术特点 4

1.4 金属—氧化物—半导体（MOS）技术和VLSI 5

1.5 基本的nMOS晶体管 6

1.6 增强型晶体管的工作过程 9

1.7 耗尽型nMOS晶体管的作用原理 11

1.8 MOS管制造的重要工艺—光刻（Patterning） 11

1.9 nMOS管的制造 13

1.10 nMOS处理过程的归纳 18

第2章 nMOS管的基本电特性…………………………………………………？ 19

2.1 nMOS电路的构成层 19

2.2 nMOS晶体管的基本电流电压 19

2.3 几个与器件性能有关的参数 23

2.4 通路晶体管（Pass transistor） 25

2.5 nMOS倒相器 25

2.6 倒相器级连时上下阻抗比的确定 27

2.7 由通路晶体管激励的倒相器的上下阻抗比 28

2.8 几种不同形式的上拉方式 30

2.9 nMOS器件的电路模型 32

3.1 棒形图（Stick Diagrams） 34

第3章 nMOS电路设计过程 34

3.2 设计规则 38

3.3 双金属层 44

3.4 排版（Layout）举例 45

第4章 基本的电路概念 48

4.1 片状电阻（Sheet Resistance） 48

4.2 片电阻概念的应用 49

4.3 层电容 51

4.4 电容的标准单位□Cg 52

4.5 某些结构的电容计算 52

4.6 迟延单元τ 54

4.8 超级缓冲器（Super Buffers） 55

4.7 倒相器的迟延 55

4.9 驱动大电容负荷 57

4.10 级连通路管的传播迟移 58

4.11 线电容及其他附加电容 59

4.12 层的选择 60

第5章 子系统设计和排版 62

5.1 系统结构上的考虑 62

5.2 开关逻辑 62

5.3 门逻辑 64

5.4 结构化设计的例子 70

5.5 时序电路 82

5.6 加速信号的传输 90

5.7 有关总线的考虑 92

5.8 电源和地线中电流的限制 95

第6章 nMOS电路的比例缩小 97

6.1 比例缩小因子α 97

6.2 比例的基本限制及可能的解决手段 99

6.3 连结导线的比例缩小 101

6.4 一些与制造有关的问题 102

第7章 PLA和有限状态机 105

7.1 真值表的十进制数表示 105

7.2 在逻辑设计中的ROM 106

7.3 用多路选择器来实现组合逻辑 109

7.4 可编逻辑阵列（PLA） 111

7.5 PLA的折迭（Folding of PLA） 114

7.6 PLA的设计举例 116

7.7 有限状态机（Finite State Machines） 119

7.8 有限状态机的设计举例 120

第8章 系统设计的某些考虑 128

8.1 导论 128

8.2 设计过程的概述 129

8.3 四位微处理器的总体按排 131

8.4 四位移位器的设计 133

8.5 ALU子系统的设计 140

9.1 系统定时的考虑 156

第9章 内存、寄存器和系统定时的考虑 156

9.2 一些常用的存储单元 157

9.3 存储单元的阵列 169

第10章 VLSI设计中的一些实际考虑 182

10.1 速度、功耗和芯片面积 182

10.2 对系统布局和排版的考虑 184

10.3 4位微处理器的版图 188

10.4 输入输出（I/O）引脚 193

10.5 设计者真正可用的芯片面积 194

10.6 系统迟移的进一步考虑 196

10.7 成功地进行VLSI系统设计的一些基本规则 203

11.2 对控制器结构的考虑 213

第11章 系统控制器的设计 213

11.1 导论 213

11.3 微程序空制 218

11.4 缩减指令组的计算机（RISC）结构 218

第12章 VLSI设计的现实 222

12.1 设计的方式 222

12.2 与半导体厂的接口关系 224

12.3 布局 227

12.4 VLSI布线 228

12.5 一个基本的版图输入语言 231

12.6 验证要先于制造 237

12.7 测试和可测试性 238