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第1章 电阻元件 1

1.1电阻元件的基本特性 1

1.1.1电阻元件的u-i特性 1

1.1.2电阻元件的串联和并联 2

1.2高速电路中的电阻 3

1.2.1电阻器的阻抗频率特性 3

1.2.2互连线的电阻 5

1.2.3单位长度电阻 9

1.2.4方块电阻 10

1.2.5非理想互连与电源/地平面突变的影响 11

1.2.6趋肤效应的影响 11

第2章电容元件 14

2.1电容元件的基本特性 14

2.1.1电容元件的电容量 14

2.1.2电容元件的电压—电流关系 14

2.1.3电容元件的串联和并联 15

2.2电容器的频率特性 16

2.2.1电容器的阻抗频率特性 16

2.2.2电容器的衰减频率特性 18

2.3电容器的ESR和ESL特性 18

2.4片状电容器的使用 19

2.4.1片状电容器的选择 19

2.4.2片状电容器的PCB设计注意事项 21

2.5低ESL的电容器 21

2.5.1低ESL电容器结构 21

2.5.2低ESL电容器的阻抗频率特性 23

2.6片状三端子电容器 24

2.6.1片状三端子电容器的频率特性 24

2.6.2使用三端子电容器减小ESL 26

2.6.3三端子电容器的PCB布局与等效电路 26

2.6.4三端子电容器的应用 28

2.7 X2Y？电容器 28

2.7.1采用X2Y？电容器替换穿心式电容器 28

2.7.2 X2Y？电容器的封装形式和尺寸 29

2.7.3 X2Y？电容器的应用与PCB布局 30

2.8可藏于PCB基板内的电容器 32

2.9 PCB的电容 33

2.9.1 PCB的平行板电容 33

2.9.2 PCB的导线电容 33

2.9.3 PCB的导线互容 35

2.9.4 PCB的过孔电容 38

2.10埋入式电容 38

2.10.1埋入式电容技术简介 38

2.10.2埋入式电容技术的应用 40

2.11 IC封装的电容 42

第3章 电感元件 45

3.1电感元件的基本特性 45

3.1.1电感元件的电感量 45

3.1.2电感元件的电压—电流关系 46

3.1.3电感元件的串联和并联 46

3.2电感器的频率特性 47

3.2.1电感器的阻抗频率特性 47

3.2.2电感器的Q值频率特性 49

3.2.3电感器的电感值频率特性 50

3.3电感器的电感值DC电流特性 51

3.4电感器的选择 51

3.5互感 53

3.5.1互感现象 53

3.5.2耦合系数 53

3.5.3耦合电感上的电压—电流关系 54

3.5.4两相邻通路与导线间的“互感耦合” 54

3.6局部电感 55

3.6.1局部自感 55

3.6.2局部互感 56

3.7回路电感 57

3.7.1导线回路的电感 57

3.7.2回路面积对电感的影响 57

3.7.3环形线圈的回路电感 58

3.7.4两根相邻的导线的回路电感 59

3.8 PCB的电感 59

3.8.1 PCB导线的电感 59

3.8.2 PCB的过孔电感 61

3.8.3 PCB导线的互感 62

3.9 IC封装的电感 62

3.10电感引起的“地弹”与控制 64

3.10.1“地弹” 64

3.10.2“地弹”的控制 66

3.11 LC电路的阻抗特性 67

3.11.1 LC串联电路的阻抗特性 67

3.11.2 LC并联电路的阻抗特性 68

第4章 铁氧体元件 70

4.1铁氧体元件的基本特性 70

4.1.1铁氧体的基本特性 70

4.1.2铁氧体磁珠的基本特性 71

4.2片式铁氧体磁珠 72

4.2.1信号线用片式铁氧体磁珠 73

4.2.2电源线用片式铁氧体磁珠 75

4.2.3吉赫兹高频型片式铁氧体磁珠 77

4.2.4片式铁氧体磁珠阵列（磁珠排） 77

4.2.5其他类型的片式铁氧体磁珠 79

4.2.6片状铁氧体磁珠的选择 79

4.2.7片状铁氧体磁珠在电路中的应用 81

4.2.8铁氧体磁珠的安装位置 82

4.3 EMC（电磁兼容）用铁氧体 82

4.3.1 EMC（电磁兼容）用铁氧体类型 82

4.3.2 EMC（电磁兼容）用铁氧体阻抗频率特性 83

第5章 高速数字电路的PDN（电源分配网络）设计 86

5.1 PDN与SI PI和EMI 86

5.1.1 PDN是SI、 PI和EMI的公共基础互连 86

5.1.2优良的PDN设计是SI PI和EMI的基本保证 86

5.2 PDN的拓扑结构 87

5.3 VRM（电压调节模块） 88

5.3.1高速数字系统的供电要求 88

5.3.2 DC-DC电路 89

5.3.3点负载（PoL） DC-DC转换器 90

5.3.4线性稳压电路 91

5.3.5线性稳压和DC-DC的混合IC电路 92

5.4去耦电容器 93

5.5 PCB电源/地平面 94

5.5.1 PCB电源/地平面的功能 94

5.5.2 PCB电源/地平面设计一般原则 95

5.5.3 4层板的PCB电源/地平面设计 97

5.5.4 6层板的PCB电源/地平面设计 98

5.5.5 8层板的PCB电源/地平面设计 99

5.5.6 10层板的PCB电源/地平面设计 101

5.5.7 PCB电源/地平面的主要缺点和负作用 102

5.6封装电源/地平面和芯片电源分配网络 102

5.7目标阻抗 103

5.7.1目标阻抗的定义 103

5.7.2基于目标阻抗的PDN设计 105

5.7.3利用目标阻抗计算去耦电容器的电容量 107

5.8基于功率传输的PDN设计方法 108

5.8.1稳压电源电路的反应时间 109

5.8.2去耦电容的去耦时间 109

5.8.3电源系统的输出阻抗 110

5.8.4利用电源驱动的负载计算电容量 111

5.8.5平面PDN的一维分布模型 111

第6章 高速数字电路的去耦电路设计 115

6.1高速数字电路的去耦电路结构与特性 115

6.1.1高速数字电路的去耦电路基本结构 115

6.1.2数字IC电源噪声的产生 116

6.1.3测量去耦电路性能的测量点 117

6.1.4去耦电路的插入损耗测量 119

6.2插入损耗特性 120

6.2.1电容器的插入损耗特性 120

6.2.2电感器和铁氧体磁珠的插入损耗特性 121

6.3影响电容器噪声抑制效果的因素 122

6.3.1电容器的频率特性的影响 122

6.3.2噪声路径与电容器安装位置 123

6.3.3外围电路阻抗的影响 128

6.3.4电容器的并联和反谐振 128

6.4 LC滤波器（去耦电路） 133

6.4.1使用一个电感器的去耦电路 133

6.4.2电感器的插入损耗 134

6.4.3铁氧体磁珠的插入损耗 134

6.4.4 LC滤波器的插入损耗特性 136

6.4.5使用电感器时的注意事项 140

6.5使用去耦电容抑制电源电压波动 141

6.5.1数字IC的电流和电压波动 141

6.5.2电源阻抗和电压波动之间的关系 141

6.5.3电压波动计算模型 143

6.5.4抑制电流波动的尖峰 144

6.5.5抑制脉冲宽度较宽的电流波动 145

6.6使用去耦电容降低IC的电源阻抗 146

6.6.1电源阻抗的计算模型 146

6.6.2 IC电源阻抗的计算 147

6.6.3电容器靠近IC放置的允许距离 148

6.7 PDN中的去耦电容 152

6.7.1去耦电容器的电流供应模式 152

6.7.2 IC电源的目标阻抗 152

6.7.3去耦电容器组合的阻抗特性 153

6.7.4 PCB上的目标阻抗 155

6.8去耦电容器的容量计算 156

6.8.1计算去耦电容器容量的模型 156

6.8.2确定目标阻抗 157

6.8.3确定大容量电容器的容量 157

6.8.4确定板电容器的容量 158

6.8.5确定板电容器的安装位置 159

6.8.6减少ESL cap 160

6.8.7毫欧姆级超低目标阻抗设计 160

第7章 FPGA的PDN设计 162

7.1 FPGA的PDN模型 162

7.1.1 FPGA的PDN通用模型 162

7.1.2简化的FPGA的PDN模型 163

7.2对去耦电容器的要求 164

7.2.1电容器的寄生电感 164

7.2.2电容器的有效频率 165

7.2.3去耦电容器的位置 166

7.2.4反谐振 169

7.3 PCB电流通路电感 169

7.3.1电容器贴装电感 169

7.3.2 PCB电源和接地平面电感 170

7.3.3 FPGA贴装电感 171

7.4 PCB叠层和层序 172

7.5设计示例：VirtexTM-5 FPGA的PDN设计 173

7.5.1 Virtex-5 FPGA的VRM 173

7.5.2必需的PCB去耦电容器 173

7.5.3替代电容器 175

7.5.4 PCB设计检查项目 177

7.5.5 VirtexTM-5的PCB布局 185

7.6 FPGA PDN设计和验证 186

7.6.1确定FPGA的参数 186

7.6.2去耦网络设计 188

7.6.3模拟 189

7.6.4性能测量 191

7.6.5优化去耦网络设计 193

7.6.6存在的问题分析和改进 194

7.7仿真工具 195

7.7.1常用的一些PDN设计和仿真EDA工具 195

7.7.2 Altera的PDN设计工具 196

第8章 高速数字电路的信号完整性 202

8.1模拟信号与数字信号 202

8.1.1模拟信号 202

8.1.2数字信号 202

8.1.3模拟量的数字表示 203

8.2信号的时域与频域的描述 204

8.2.1信号在时域中的相关概念 204

8.2.2信号在频域中的相关概念 205

8.3脉冲（数字）信号的几个参数 207

8.3.1非理想的脉冲（数字）信号波形 207

8.3.2周期性和非周期性脉冲（数字）信号 208

8.4上升时间与带宽（频宽） 208

8.4.1正弦波与方波 208

8.4.2上升时间 210

8.4.3带宽（频宽） 210

8.4.4边沿率（压摆率） 212

8.5电路的电性等效模型 212

8.5.1全波模型 212

8.5.2离散模型 213

8.5.3集总模型 213

8.5.4直流模型 214

8.5.5“集总模型”与“离散模型”的分界点 214

8.5.6传播速度与材料的介电常数之间的关系 214

8.6传输线 216

8.6.1传输线的定义 216

8.6.2 PCB传输线 216

8.6.3微带线 217

8.6.4埋入式微带线 218

8.6.5单带状线 218

8.6.6双带状线或非对称带状线 219

8.6.7差分微带线和带状线 219

8.6.8介质材料对传播速度的影响 220

8.7反射 220

8.7.1反射的产生 220

8.7.2串联突变引起的反射 222

8.7.3并联桩线及分支引起的反射 224

8.7.4容性反射 226

8.7.5感性反射 226

8.7.6传输线的反射 227

8.7.7反弹图 229

8.7.8利用终端匹配的方法改善反射现象 231

8.8串扰 234

8.8.1拐点频率和互阻抗模型 234

8.8.2电容耦合产生的串扰（容性串扰） 235

8.8.3电感耦合产生的串扰（感性串扰） 236

8.8.4反向串扰和前向串扰的基本特性 237

8.8.5串扰的测量 238

8.8.6减小PCB上串扰的一些措施 241

8.9同时开关噪声（SSN） 244

8.9.1 SSN的成因 244

8.9.2片上开关 246

8.9.3片外开关 247

8.9.4降低SSN的一些措施 249

8.10抖动 250

8.10.1抖动和噪声对信号的影响 250

8.10.2产生抖动和噪声的根源 251

8.10.3抖动和噪声的分类 252

8.10.4数据相关性抖动（DDJ） 253

8.10.5占空比失真（DCD） 254

8.10.6码间干扰（ISI） 255

8.10.7周期性噪声和抖动 257

8.10.8附加的抖动源 257

8.11时钟抖动 258

8.11.1时钟抖动的基本特性 258

8.11.2时钟的相位抖动 259

8.11.3时钟的周期抖动 260

8.11.4时钟的周期间抖动 260

8.11.5时钟抖动对同步系统的影响 261

8.11.6时钟抖动对异步系统的影响 262

8.11.7时钟电路的PCB设计 263

8.12眼图 269

8.12.1眼图的构成 269

8.12.2眼图的参数 270

8.12.3眼图的时序抖动和幅度PDF 270

8.12.4眼图的时序抖动和幅度噪声的相关性 271

8.12.5眼图的应用 271

第9章 高速数字电路的EMI抑制 273

9.1 EMI抑制基础 273

9.1.1抑制EMI噪声（降噪）的基本原理 273

9.1.2 EMI滤波器 274

9.1.3 dB（分贝） 275

9.2高速数字电路的差模辐射与控制 277

9.2.1差模辐射模型 277

9.2.2环路面积控制 278

9.2.3减少环路电流 282

9.3高速数字电路的共模辐射与控制 283

9.3.1共模辐射模型 283

9.3.2共模辐射的控制 283

9.4数字电路板的辐射噪声与控制 285

9.4.1数字信号与谐波分量 285

9.4.2 IC电源线的噪声与控制 286

9.4.3来自PCB布局的辐射噪声与控制 288

9.4.4来自电缆的辐射噪声与控制 290

9.4.5屏蔽 292

9.5数字系统的辐射噪声与控制 294

9.5.1系统中需要进行降噪处理的点 294

9.5.2 LCD面板的降噪措施 294

9.5.3 机箱的降噪措施 295

9.5.4 DC电源线的降噪措施 296

9.5.5总线上的降噪措施 296

9.5.6 GND的降噪措施 297

9.5.7 USB线上的降噪措施 297

9.5.8外部插卡的降噪措施 298

9.5.9 DC电源输入端的降噪措施 299

9.5.10接口电缆端口的降噪措施 299

9.5.11 LVDS电缆连接部分的降噪措施 299

9.5.12时钟线的降噪措施 300

9.6 AC电源线的降噪处理 301

9.6.1 AC电源线上存在差模噪声与共模噪声 301

9.6.2 AC电源线降噪处理用的共模扼流线圈 302

9.6.3 AC电源线降噪处理用的混合扼流线圈 304

9.6.4开关电源的AC电源线降噪处理措施 305

第10章 高速信令标准 306

10.1高速信令标准简介 306

10.1.1噪声容限 306

10.1.2建立时间和保持时间 307

10.1.3最高时钟频率 307

10.2 GTL系列 308

10.2.1 BTL 308

10.2.2 GTL 309

10.2.3 GTLP 311

10.2.4 Intel GTL+和AGTL+ 313

10.2.5 GTLP背板设计示例 314

10.3 LVDS 318

10.3.1 LVDS标准 318

10.3.2 LVDS信号传输 320

10.3.3 LVDS的配置 321

10.3.4增强型电流驱动的总线LVDS 323

10.3.5 LVDS PCB布线的一般原则 325

10.3.6 LVDS的PCB走线 327

10.3.7 LVDS的PCB过孔 331

10.4 HSTL 332

10.4.1 HSTL的供电电压和逻辑电平 332

10.4.2 HSTL的输出缓冲器类型 334

10.5 SSTL 336

10.5.1 SSTL标准 336

10.5.2 SSTL_3 338

10.5.3 SSTL_2 339

10.5.4 SSTL_18 340

10.6 ECL 341

10.6.1 ECL简介 341

10.6.2 ECL的输入/输出结构 341

10.6.3 ECL的端接电路 342

10.6.4 ECL电源和地平面的隔离 343

10.7 CML 344

10.7.1 CML简介 344

10.7.2 CML驱动器和接收器的连接方式 345

10.8不同高速信令标准之间的直流耦合 349

10.8.1 LVPECL直流耦合电路 349

10.8.2 LVDS直流耦合电路 352

10.8.3 CML直流耦合电路 355

10.8.4 HSTL直流耦合电路 357

10.8.5 PECL直流耦合电路 358

10.9不同高速信令标准之间的交流耦合 360

10.9.1 LVPECL交流耦合电路 360

10.9.2 LVDS交流耦合电路 362

10.9.3 CML交流耦合电路 365

10.9.4 HSTL交流耦合电路 368

10.9.5 NECL交流耦合电路 369

参考文献 371