异步微处理器设计PDF电子书下载

第1章 概述 1

1.1异步电路出现的背景 1

1.1.1同步电路的问题 2

1.1.2异步电路的优势和问题 2

1.2异步电路的发展概况 4

1.3微处理器发展史 5

1.4处理器设计 6

1.4.1数字系统设计过程 6

1.4.2体系结构实现、逻辑实现和物理实现 7

1.4.3指令集设计 8

1.4.4微处理器性能 9

1.5异步处理器的发展概况 11

1.5.1 Amulet微处理器简介 11

1.5.2 Amulet 1（1993） 12

1.5.3 Amulet 2e（1996） 12

1.5.4 Amulet 3i（2000） 12

1.5.5其他几种异步处理器 13

1.6为什么用异步微处理器作为设计实例 14

1.7小结 14

参考文献 14

第2章 异步电路设计思想 17

2.1基本概念 17

2.1.1握手协议 17

2.1.2数据编码方式 18

2.1.3 C门 19

2.1.4握手协议和编码方式的组合 21

2.1.5完成检测 24

2.2异步电路基本模型 26

2.2.1延迟模型 26

2.2.2异步电路的分类 26

2.3信号转换图 28

2.4异步电路设计方法 30

2.4.1异步电路设计方法发展历程 30

2.4.2语法驱动转换的异步电路设计方法 32

2.4.3同步-异步电路转换的异步电路设计方法 34

2.4.4基于定制的细粒度高性能异步电路设计方法 38

2.5异步电路的测试 39

2.6小结 40

参考文献 40

第3章 基于宏单元的异步集成电路设计流程 44

3.1设计流程 44

3.1.1数据通路设计方法 46

3.1.2控制通路设计方法 46

3.2宏单元全定制 46

3.3基于宏单元的异步电路设计自动化流程 47

3.3.1异步数据通路自动生成 49

3.3.2异步控制通路自动生成 52

3.3.3相关工作比较 52

3.4设计实例：异步乘法器 53

3.4.1乘法算法设计 53

3.4.2异步乘法器体系结构 55

3.4.3异步乘法器的实现 62

3.4.4对异步乘法器的评测 67

3.5设计实例：异步加法单元 71

3.6设计实例：异步乘累加单元设计 72

3.7设计实例：异步ALU单元设计 74

3.8设计实例：异步DLX流水线 75

3.8.1 DLX流水线 75

3.8.2异步DLX流水线设计实现 77

3.8.3面积比较 78

3.8.4性能比较 78

3.9小结 80

参考文献 80

第4章 异步控制电路设计 82

4.1 Burst-Mode状态机层次化分解技术 82

4.1.1 Burst-Mode状态机逐级分解 83

4.1.2接口状态机设计 85

4.1.3层次化分解实例 87

4.2 Burst-Mode状态机直接映射技术 93

4.2.1晶体管级直接映射技术 94

4.2.2门级直接映射技术 101

4.3 Burst-Mode异步控制电路设计方法 104

4.3.1基本设计流程 104

4.3.2接口状态机设计 105

4.3.3 Burst-Mode电路实现 108

4.3.4设计实例与结果分析 111

4.4小结 113

参考文献 113

第5章 异步片上网络设计 115

5.1片上网络简介 115

5.1.1片上网络的基本要素 115

5.1.2片上网络的分类 116

5.2异步片上网络 118

5.2.1异步片上网络研究现状 118

5.2.2异步片上网络体系结构 119

5.3片上网络设计 123

5.3.1同步片上网络体系结构 123

5.3.2基于层次位线的片上缓冲结构 126

5.3.3同步路由器的设计 130

5.3.4异步路由器的设计 141

5.4相关实验设计 148

5.5片上网络未来的研究方向 154

5.5.1完善的异步片上网络设计流程 154

5.5.2异步片上网络的评测 155

5.6小结 156

参考文献 156

第6章 解同步异步电路设计 160

6.1基于延迟匹配的解同步异步电路设计和优化 160

6.1.1局部控制器握手协议及延迟单元的改进 161

6.1.2控制通路抽象模型和等价性证明 164

6.1.3局部控制器聚集优化算法 170

6.1.4 32位乘法器设计实例 177

6.2基于完成检测的解同步异步电路设计和优化 179

6.2.1基于显式完成检测的NCL电路 179

6.2.2 NCLX电路的延迟抽象模型 183

6.2.3基于延迟分析的NCLX电路优化方法 187

6.3小结 192

参考文献 193

第7章 异步电路的性能分析和优化 195

7.1基于排队网络的异步电路性能分析 195

7.1.1异步时延电路的性能分析 195

7.1.2排队网络的基本理论 197

7.1.3基于闭环排队网络的分析技术 200

7.1.4基于开环排队网络的分析技术 208

7.1.5相关工作和比较 215

7.2基于Petri网的异步电路性能分析 215

7.2.1 Petri网的基本理论 216

7.2.2异步电路和Petri网 220

7.2.3时钟周期分析技术 222

7.3解同步异步电路流水线的性能分析 228

7.3.1解同步异步电路流水线的排队网络描述 229

7.3.2排队网络描述的等价随机标记图模型 231

7.4异步电路的性能优化 237

7.4.1异步时延电路的性能优化技术 237

7.4.2解同步异步流水线缓冲优化方法 247

7.5相关工作和比较 253

7.5.1异步电路时钟周期分析技术 253

7.5.2异步电路流水线优化技术 254

7.6小结 254

参考文献 255

第8章 腾越-Ⅱ异步微处理器 259

8.1数据触发体系结构 259

8.1.1数据触发思想 260

8.1.2指令集格式 261

8.1.3 DTA流水线结构 262

8.1.4功能单元与寄存器文件 263

8.1.5局部传输网络 265

8.2异步数据触发体系结构 265

8.2.1微处理器体系结构软硬件折衷 265

8.2.2 DTA异步化设计问题分析 267

8.2.3异步数据触发体系结构 269

8.3微体系结构及电路实现 270

8.3.1异步DTA流水线结构 270

8.3.2功能单元优化 271

8.3.3数据源选择策略 272

8.4腾越-Ⅱ异步微处理器实现及评测 273

8.4.1腾越-Ⅱ总体结构 274

8.4.2数据触发计算内核 274

8.4.3 Cache系统 277

8.4.4外围设备 279

8.4.5 V LSI实现 280

8.4.6测试和验证 283

8.5小结 286

参考文献 286

第9章 异步电路在容错领域的应用 288

9.1基于异步C单元的双模冗余结构 288

9.1.1 DMR冗余结构 288

9.1.2 DMR结构可靠性分析 290

9.2基于异步双沿触发寄存器的时空三模冗余结构 294

9.2.1 TSTMR冗余结构 294

9.2.2 TSTMR结构可靠性分析 297

9.3异步标准单元设计与实现 301

9.4实验与分析 302

9.4.1芯片面积评估 302

9.4.2性能评估 303

9.4.3容软错误能力评估 304

9.5与相关工作的比较 305

9.6小结 305

参考文献 306

第10章 未来异步微处理器技术研究 307

10.1异步多核微处理器系统结构研究 307

10.2异步电路自动化设计技术与理论 307

10.3异步片上网络和GALS设计 308

10.4纳米工艺下的同步器技术 308

10.5其他的研究方向 309

10.6小结 309

参考文献 310

附录A异步数据触发体系结构的寄存器定义 312

A.1 DTA控制寄存器 312

A.2 DTA状态寄存器 314

附录B异步数据触发功能单元 316

B.1整数单元 316

B.2浮点单元 333

B.3整数比较单元 334

B.4浮点比较单元 336

B.5 CORDIC单元 337

B.6存储单元 341

B.7整数除法单元 343

B.8浮点除法单元 344

附录C异步数据触发体系结构工具链 345

C.1硬件支持部分 345

C.2软件支持部分 346

附录D腾越Ⅱ mach文件描述 348

附录E汇编示例：32位矩阵乘法 354