数字逻辑基础与Verilog硬件描述语言PDF电子书下载

第1章 信息表示 1

1.1数制 1

1.1.1基本概念 1

1.1.2常用数制的表示 2

1.2不同数制间的转换 4

1.2.1其他进制数转换为十进制数 4

1.2.2十进制数转换为其他进制数 4

1.2.3二、八、十六进制数间的转换 6

1.3带符号二进制数的表示 8

1.3.1真值与机器数 8

1.3.2定点数与浮点数 8

1.3.3原码 9

1.3.4反码 11

1.3.5补码 12

1.3.6真值、原码、反码、补码之间的关系 15

1.4编码 17

1.4.1.数值数据编码 17

1.4.2非数值数据编码 23

本章小结 25

思考题1 25

习题1 26

第2章 逻辑代数基础 28

2.1概述 28

2.2逻辑代数中的基本概念 30

2.3逻辑代数的基本运算 34

2.3.1与运算 34

2.3.2或运算 35

2.3.3非运算 36

2.4逻辑代数的基本定理及规则 37

2.4.1逻辑代数的基本公理 37

2.4.2逻辑代数的基本定理 38

2.4.3逻辑代数的3个基本规则 39

2.5逻辑函数的性质 43

2.5.1复合逻辑 43

2.5.2逻辑函数的基本表达式 47

2.5.3逻辑函数的标准表达式 48

2.6逻辑函数的化简 55

2.6.1逻辑函数的代数化简法 56

2.6.2逻辑函数的卡诺图化简法 58

2.6.3具有无关项的逻辑函数及其化简 69

本章小结 71

思考题2 73

习题2 73

第3章 硬件描述语言（Verilog HDL）基础 77

3.1概述 77

3.1.1发展历程 77

3.1.2 Verilog HDL的特点 78

3.1.3 Verilog HDL模块化设计理念 79

3.2 Verilog HDL基础知识 79

3.2.1 Verilog HDL模块结构 79

3.2.2 Verilog HDL中的词法表示 84

3.2.3 Verilog HDL的数据类型 85

3.2.4 Verilog HDL的运算符 88

3.3 Verilog HDL模块的3种建模方式 93

3.3.1 Verilog HDL模块的结构描述方式 94

3.3.2 Verilog HDL模块的数据流描述方式 98

3.3.3 Verilog HDL模块的行为描述方式 100

本章小结 110

思考题3 110

习题3 111

第4章 组合电路的逻辑分析与设计 113

4.1概述 113

4.2组合电路的逻辑分析 119

4.3组合电路的设计 123

4.4典型组合逻辑电路 127

4.4.1编码器 128

4.4.2译码器 132

4.4.3数据分配器 142

4.4.4数据选择器 144

4.4.5三态缓冲器 150

4.4.6数值比较电路 152

4.4.7加法器 155

4.4.8奇偶校验电路 158

4.5组合电路中的竞争与险象 160

4.5.1竞争与险象 161

4.5.2险象的分类 162

4.5.3逻辑险象的判断 164

4.5.4逻辑险象的消除 165

本章小结 166

思考题4 167

习题4 167

第5章 锁存器与触发器 172

5.1概述 172

5.2基本R-S锁存器 173

5.3 D锁存器及D触发器 175

5.3.1 D锁存器 175

5.3.2正边沿D触发器 176

5.3.3 D触发器的Verilog HDL模型 177

5.4 J-K锁存器及触发器 179

5.4.1 J-K锁存器 179

5.4.2负边沿J-K触发器 180

5.4.3 J-K触发器的Verilog HDL模型 181

5.5 T触发器和T’触发器 183

5.6锁存器和触发器的区别 184

5.7不同类型触发器之间的转换 185

本章小结 185

思考题5 186

习题5 186

第6章 时序电路概要和同步时序电路分析 188

6.1概述 188

6.1.1时序电路的基本结构 189

6.1.2时序电路的逻辑函数表达式 189

6.1.3时序电路的分类 190

6.1.4时序电路的描述方法 190

6.2同步时序电路的分析方法与步骤 193

6.3同步时序电路分析举例 194

6.4同步时序电路中的“挂起”现象 199

本章小结 201

思考题6 201

习题6 202

第7章 典型同步时序电路的设计与应用 204

7.1概述 204

7.2计数器 205

7.2.1基于触发器的二进制同步计数器设计 205

7.2.2同步二进制计数器的Verilog HDL描述 208

7.2.3多种编码十进制计数器的Verilog HDL参数化设计模型 211

7.2.4多功能4位二进制加法计数器模块及应用电路分析 215

7.2.5任意模数加1计数器的Verilog HDL参数化设计模型 222

7.3寄存器及其Verilog HDL模型 224

7.4移位寄存器 226

7.4.1串入-串出结构的移位寄存器 226

7.4.2串入-并出结构的移位寄存器 227

7.4.3并入-串出结构的移位寄存器 228

7.4.4多功能移位寄存器 229

7.5移位寄存器型计数器 232

7.5.1环形计数器 232

7.5.2扭环形计数器 237

7.5.3最大长度移位型计数器 240

7.6节拍分配器 240

7.7序列信号发生器 242

本章小结 244

思考题7 244

习题7 245

第8章 一般同步时序电路的设计 248

8.1原始状态图（表）的建立 249

8.2状态化简 252

8.3状态分配 257

8.4一般同步时序电路设计举例 258

8.5 Verilog HDL综合设计举例 263

本章小结 271

思考题8 271

习题8 272

附录A基于Quartus环境和Verilog HDL的电路设计与仿真实例 275

参考文献 290