数字逻辑与EDA设计PDF电子书下载

第1章 数字逻辑基础 1

1.1 概述 1

1.1.1 数字信号及模拟信号 1

1.1.2 数字抽象 2

1.1.3 数字信号传输时对“0”、“1”的处理 2

1.2 数制与码制 4

1.2.1 数制 4

1.2.2 码制 7

1.2.3 常用编码 9

1.3 数字逻辑设计基础 11

1.3.1 逻辑代数 11

1.3.2 逻辑函数的表示方法 15

1.3.3 逻辑函数的化简 16

1.3.4 逻辑门电路 29

习题 37

第2章 组合逻辑电路 40

2.1 概述 40

2.2 组合逻辑电路的分析 41

2.2.1 组合逻辑电路的分析方法 41

2.2.2 组合逻辑电路的分析举例 42

2.3 常用的组合逻辑电路 43

2.3.1 编码器 43

2.3.2 译码器 49

2.3.3 数据选择器 55

2.3.4 数值比较器 58

2.3.5 加法器 64

2.3.6 乘法器 71

2.4 组合逻辑电路的设计 72

2.4.1 组合逻辑电路的设计方法 72

2.4.2 组合逻辑电路的设计举例 73

2.4.3 利用已有组合集成电路实现其他组合逻辑函数 76

2.5 组合逻辑电路的时序分析 79

习题 83

第3章 时序逻辑电路 86

3.1 概述 86

3.1.1 时序电路的基本概念及特点 86

3.1.2 时序电路逻辑功能的表示方法 87

3.1.3 时序电路的分类 89

3.2 锁存器与触发器 89

3.2.1 锁存器 89

3.2.2 触发器 93

3.3 时序电路的分析 102

3.3.1 时序电路的分析方法 102

3.3.2 时序电路的分析举例 102

3.4 常用的时序逻辑电路 105

3.4.1 寄存器 105

3.4.2 计数器 110

3.5 时序电路的设计方法 127

3.6 时序逻辑电路时序分析的基本概念 133

习题 136

第4章 硬件描述语言Verilog HDL 140

4.1 HDL简介 140

4.1.1 关于硬件描述语言 140

4.1.2 Verilog HDL的特点 142

4.1.3 硬件描述语言的发展趋势 143

4.2 初步认知 143

4.2.1 门级风格的描述 143

4.2.2 数据流风格的描述 144

4.2.3 行为风格的描述 144

4.2.4 测试平台的编写 144

4.2.5 使用Modelsim进行仿真 145

4.2.6 Verilog HDL在电路综合中的应用 149

4.3 Verilog HDL基本知识 149

4.3.1 标识符和关键字 149

4.3.2 编写格式 150

4.3.3 模块和端口 150

4.3.4 系统任务和系统函数 152

4.3.5 常用编译器指令 153

4.4 数据类型、操作符和表达式 154

4.4.1 值的种类 154

4.4.2 数据类型 156

4.4.3 操作数 160

4.4.4 操作符 161

4.4.5 表达式 167

4.5 数据流建模 168

4.5.1 关于数据流建模 168

4.5.2 连续赋值语句 169

4.5.3 延迟 170

4.6 行为级建模 171

4.6.1 过程结构 171

4.6.2 时序控制 173

4.6.3 语句块 175

4.6.4 过程性赋值 176

4.6.5 过程性连续赋值 179

4.6.6 连续赋值、过程性赋值和过程性连续赋值 181

4.6.7 分支语句 182

4.6.8 循环控制语句 185

4.6.9 任务和函数 187

4.7 结构级建模 190

4.7.1 Verilog HDL的4个抽象层次 190

4.7.2 内置基本门级元件 191

4.7.3 结构建模 196

4.7.4 用户自定义基本元件（UDP） 197

4.8 测试平台及测试激励的建立 200

4.8.1 关于测试平台 200

4.8.2 测试激励的建立 201

4.9 良好的编程风格 210

习题 211

第5章 基于EDA的数字逻辑电路设计基础 214

5.1 EDA技术简介 214

5.1.1 EDA技术及其发展 214

5.1.2 EDA技术实现的目标 215

5.1.3 EDA和传统设计方法的比较 215

5.1.4 EDA技术的发展趋势 216

5.2 EDA设计流程及工具 217

5.2.1 数字系统设计的一般步骤 217

5.2.2 EDA工具及其作用 217

5.3 FPGA简介 219

5.3.1 关于FPGA 220

5.3.2 FPGA的基本分类 220

5.3.3 FPGA的体系结构 221

5.3.4 FPGA主流厂商简介 222

5.3.5 集成开发环境Libero IDE 222

5.4 IP核基础 223

5.4.1 IP技术概述 224

5.4.2 Actel IP核简介 225

5.5 EDA开发综合实例1：Modelsim的使用 226

5.5.1 门级（结构）风格的描述 226

5.5.2 数据流风格的描述 227

5.5.3 行为风格的描述 227

5.5.4 混合风格的描述 228

5.5.5 编写测试平台 229

5.5.6 在Modelsim中进行仿真 230

5.6 EDA开发综合实例2：Libero IDE完整设计流程 234

5.6.1 真值表 234

5.6.2 逻辑表达式 234

5.6.3 用Verilog描述2-4译码器 235

5.6.4 编写测试平台 236

5.6.5 FPGA开发完整流程 237

5.7 EDA开发综合实例3：SmartDesign的使用 252

5.7.1 使用半加器构造全加器 252

5.7.2 与现有的全加器对比 257

5.7.3 改造为2位串行进位加法器 261

5.7.4 调用IP核创建2位串行进位加法器 264

5.8 本章小结 272

习题 272

第6章 基于EDA的组合电路设计、综合及验证 274

6.1 基本逻辑门电路 274

6.1.1 基本逻辑门电路的Verilog设计 274

6.1.2 基本逻辑门电路的综合 275

6.1.3 测试平台设计 275

6.1.4 基本逻辑门电路的验证 276

6.2 编码器 276

6.2.1 8-3编码器（一） 276

6.2.2 8-3编码器（二） 277

6.2.3 8-3编码器（三） 279

6.2.4 74HC148设计 280

6.3 译码器 281

6.3.1 3-8译码器（一） 281

6.3.2 3-8译码器（二） 283

6.3.3 扩展型4511设计 284

6.4 数据选择器 285

6.4.1 4选1数据选择器（一） 285

6.4.2 4选1数据选择器（二） 287

6.5 数值比较器 287

6.5.1 4位数值比较器 287

6.5.2 74HC85设计 289

6.6 加法器 290

6.6.1 1位半加器（一） 290

6.6.2 1位半加器（二） 291

6.6.3 4位串行（行波）进位加法器（一） 293

6.6.4 4位串行进位加法器（二） 294

6.6.5 4位超前进位加法器 296

6.7 乘法器 296

6.7.1 无符号4位乘法器 296

6.7.2 有符号4位乘法器 298

6.8 组合逻辑电路的竞争冒险问题 300

6.8.1 竞争冒险分析 300

6.8.2 竞争冒险的解决方法 301

6.8.3 更进一步的分析 303

6.9 组合逻辑电路的综合性实例 304

6.9.1 实例一：补码生成电路 304

6.9.2 实例二：有符号数的比较电路设计 306

6.9.3 实例三：有符号数的加法电路设计 308

6.9.4 实例四：八位二进制数转换为十进制数的电路设计 312

6.9.5 实例五：编码器扩展电路设计 314

习题 321

第7章 基于EDA的时序电路设计、综合及验证 325

7.1 锁存器 325

7.1.1 基本RS锁存器（一） 325

7.1.2 基本RS锁存器（二） 327

7.1.3 门控D锁存器 328

7.1.4 带清零D锁存器（一） 330

7.1.5 带清零D锁存器（二） 332

7.2 触发器 332

7.2.1 D触发器 332

7.2.2 D触发器（异步清零边沿触发） 334

7.2.3 D触发器（同步清零边沿触发） 336

7.2.4 JK触发器 336

7.2.5 RS触发器 338

7.2.6 T触发器（异步清零） 341

7.3 寄存器 342

7.3.1 基本寄存器 342

7.3.2 基本寄存器（异步清零异步置1） 344

7.3.3 移位寄存器（并入并出单向左移） 346

7.3.4 移位寄存器（并入串出单向左移） 347

7.3.5 移位寄存器（串入并出单向左移） 352

7.3.6 移位寄存器（串入串出单向移位） 353

7.4 寄存器传输 353

7.4.1 基本概念 353

7.4.2 微操作的种类 354

7.4.3 单寄存器微操作 354

7.5 计数器 355

7.5.1 计数器（四位二进制加法） 355

7.5.2 计数器（带置数） 357

7.5.3 74HC161设计 358

7.6 有限状态机 359

7.6.1 有限状态机概述 360

7.6.2 有限状态机的设计方法 361

7.6.3 基于状态转换图（STG）的FSM设计实例 371

7.6.4 基于算法状态图（ASM）的FSM设计实例 378

7.6.5 状态机设计总结 383

7.7 时序逻辑电路的综合性设计实例 386

7.7.1 实例一：计数器数码管显示电路设计 386

7.7.2 实例二：4位数码管动态扫描显示电路的设计 387

7.7.3 实例三：交通灯控制器 390

7.7.4 实例四：键盘扫描器和编码器 396

7.7.5 实例五：短跑计时器 405

习题 413

参考文献 414