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第1章 绪论 1

1.1 EDA技术概要 1

1.1.1 EDA技术的含义 1

1.1.2 EDA技术的发展历程 1

1.1.3 EDA的基本特征 3

1.1.4 EDA技术的优势 5

1.2 EDA技术的实现目标 7

1.3硬件描述语言 8

1.3.1 VHDL 8

1.3.2 Verilog HDL 9

1.3.3 VHDL和Verilog HDL的比较 9

1.4常用的EDA工具 10

1.4.1设计输入编辑器 11

1.4.2综合器 11

1.4.3仿真器 13

1.4.4适配器 13

1.4.5编程下载 14

1.5 EDA的工程设计流程 14

1.6 Vivado概述 17

1.7 EDA技术的发展趋势 17

本章小结 19

习题 19

第2章 CPLD与FPGA的结构原理 20

2.1 PLD概述 20

2.1.1 PLD入门 20

2.1.2常见的PLD 21

2.1.3 PLD的优点 22

2.1.4 PLD的发展趋势 23

2.2简单PLD的结构原理 24

2.2.1逻辑符号表示方法 25

2.2.2 PROM的结构原理 25

2.2.3 PLA的结构原理 26

2.2.4 PAL的结构原理 26

2.2.5 GAL的结构原理 31

2.3 CPLD的结构原理 35

2.3.1 CPLD的基本结构 35

2.3.2基于乘积项的可编程逻辑器件 36

2.4 FPGA的结构原理 39

2.4.1查找表型FPGA的逻辑结构 41

2.4.2 Xilinx公司7系列FPGA简介 43

2.4.3 FPGA与CPLD的区别 47

2.5硬件测试 48

2.6 CPLD/FPGA的编程与配置 49

2.7 Basys3开发板介绍 50

2.7.1电源电路 51

2.7.2 LED灯电路和数码管电路 51

2.7.3按键电路和拨码开关电路 52

2.7.4 VGA显示电路和I/O扩展电路 53

本章小结 53

习题 54

第3章 VHDL入门基础 55

3.1 VHDL的基本结构 55

3.1.1实体 56

3.1.2结构体 57

3.1.3库、程序包和配置 57

3.2 VHDL的文字规则 59

3.2.1数字型文字 60

3.2.2字符串型文字 60

3.2.3标识符 60

3.2.4下标 61

3.3 VHDL的数据对象 62

3.3.1常数 62

3.3.2变量 62

3.3.3信号 62

3.3.4文件 63

3.4 VHDL的数据类型 63

3.4.1 VHDL预定义数据类型 64

3.4.2用户自定义数据类型 67

3.4.3数据类型间的转换 68

3.5 VHDL的操作符 69

3.6 VHDL预定义属性 73

本章小结 75

习题 76

第4章 VHDL硬件描述语言 77

4.1进程语句 77

4.2赋值语句 78

4.3顺序描述语句 80

4.3.1 IF语句 80

4.3.2 CASE语句 82

4.3.3 LOOP语句 83

4.3.4 NEXT语句和EXIT语句 84

4.3.5 WAIT语句 85

4.3.6 RETURN语句 86

4.3.7 NULL语句 87

4.4元件例化语句 87

4.5生成语句 90

4.6块语句 91

4.7程序包和配置 93

4.7.1程序包 93

4.7.2配置 94

4.8子程序 95

4.8.1过程 96

4.8.2函数 97

4.9其他语句 99

4.10常用设计举例 100

4.10.1结构体的三种描述方式 100

4.10.2组合逻辑电路设计 102

4.10.3时序逻辑电路设计 107

本章小结 113

习题 113

第5章 有限状态机设计 114

5.1概述 114

5.1.1状态机的特点 114

5.1.2状态机的分类 115

5.2 VHDL状态机的一般形式 116

5.2.1一般状态机的结构 116

5.2.2状态机的设计流程 118

5.2.3状态机的状态转移图描述 118

5.2.4状态机的状态说明部分 119

5.3 Moore型状态机的设计 120

5.3.1单进程Moore型状态机 120

5.3.2多进程Moore型状态机 122

5.4 Mealy型状态机的设计 125

5.5状态编码 127

5.5.1顺序编码 127

5.5.2枚举类型编码 128

5.5.3状态位直接输出型编码 128

5.5.4一位热码编码 129

5.6安全状态机设计 129

5.6.1程序直接导引法 129

5.6.2状态编码检测法 130

本章小结 130

习题 130

第6章 VHDL优化设计 132

6.1资源优化 132

6.1.1资源共享 132

6.1.2逻辑优化 135

6.1.3串行化 136

6.2速度优化 138

6.2.1流水线设计 138

6.2.2寄存器配平 141

6.2.3关键路径法 142

6.2.4乒乓操作法 142

6.2.5加法树法 144

6.3硬件毛刺剔出 144

6.3.1延时方式 145

6.3.2逻辑方式去毛刺 147

6.3.3定时方式去毛刺 147

本章小结 149

习题 149

第7章 Vivado集成设计环境导论 150

7.1 Vivado设计套件 150

7.1.1单一的、共享的、可扩展的数据模型 150

7.1.2标准化XDC约束文件SDC 150

7.1.3多维度解析布局器 151

7.1.4 IP封装器、集成器和目录 151

7.1.5 Vivado HLS 152

7.1.6 Tcl特性 152

7.2 Vivado系统级设计流程 153

7.3 Vivado设计套件的安装 154

7.3.1下载 154

7.3.2安装 154

7.4 Vivado中工程数据的目录结构 157

7.5 Vivado网表文件 158

7.6 Vivado集成设计环境主界面 159

7.6.1 “Quick Start”分组 159

7.6.2 “Tasks”分组 160

7.6.3 “ Information Center”分组 160

7.7 Vivado设计主界面 161

7.7.1流程处理主界面 161

7.7.2工程管理器主界面 162

7.7.3工作区窗口 163

7.7.4设计运行窗口 163

本章小结 165

第8章 Vivado工程模式下设计基础 166

8.1创建一个新的设计工程 166

8.2创建并添加新的设计文件 169

8.3 RTL详细描述和分析 172

8.4设计综合和分析 173

8.5设计行为级仿真 176

8.6创建实现约束 178

8.7设计实现和分析 181

8.8静态时序分析 182

8.9设计时序仿真 185

8.10生成编程文件并下载到目标芯片 185

本章小结 188

习题 189

第9章 创建和封装用户IP核 190

9.1 IP核概述 190

9.2创建用于定制用户IP的工程 191

9.3设置定制IP的库名和目录 192

9.4封装定制IP的实现 193

本章小结 197

习题 197

第10章 数字电子系统的设计实现 198

10.1创建一个新的设计工程 198

10.2设置调用IP的路径 198

10.3创建基于IP的系统 199

10.4系统行为级仿真 203

10.5 RTL详细描述和分析 205

10.6系统设计综合与分析 207

10.7创建实现约束 211

10.8设计实现和分析 213

10.9静态时序分析 221

10.10设计时序仿真 222

10.11生成编程文件并下载到目标芯片 222

本章小结 224

习题 224

第11章 键控流水灯实验设计 225

11.1设计要求 225

11.2功能描述 225

11.3键控流水灯的层次化设计方案 225

11.3.1分频模块 226

11.3.2流水灯显示模块 227

11.3.3按键控制模块 229

11.3.4键控流水灯的设计 232

11.3.5引脚约束 233

11.3.6硬件测试 235

本章小结 235

第12章 抢答器实验设计 236

12.1设计要求 236

12.2功能描述 236

12.3抢答器的层次化设计方案 237

12.3.1分频器模块 237

12.3.2抢答鉴别器模块的设计 239

12.3.3数码管显示模块的设计 242

12.3.4抢答器的顶层设计 244

12.3.5引脚约束 246

12.3.6硬件测试 248

本章小结 248

第 13章 数字钟实验设计 249

13.1设计要求 249

13.2功能描述 249

13.3数字钟的层次化设计方案 250

13.3.1分频器模块 250

13.3.2计数模块的设计 251

13.3.3数码管显示模块的设计 253

13.3.4数字钟的顶层设计 256

13.3.5引脚约束 258

13.3.6硬件测试 259

本章小结 259

第14章 UART实验设计 260

14.1设计要求 260

14.2原理描述 260

14.3接收器的层次化设计方案 262

14.3.1分频模块 263

14.3.2接收器模块 264

14.3.3接收器 268

14.3.4引脚约束 269

14.3.5硬件测试 270

14.4发送器的层次化设计方案 271

14.4.1分频模块 272

14.4.2发送器模块 272

14.4.3发送器 276

14.4.4引脚约束 277

14.4.5硬件测试 278

本章小结 279

参考文献 280