现代数字电路与系统设计 VHDL版PDF电子书下载

第1章VHDL 1

1.1 VHDL设计实体的基本结构 1

1.1.1库、程序包 1

1.1.2实体 2

1.1.3结构体 3

1.1.4配置 3

1.1.5基本逻辑器件的VHDL描述 3

1.2 VHDL语言要素 6

1.2.1 VHDL文字规则 6

1.2.2 VHDL数据对象 8

1.2.3 VHDL数据类型 9

1.2.4 VHDL的预定义数据类型 10

1.2.5 IEEE预定义的标准逻辑位和矢量 11

1.2.6用户自定义数据类型方式 11

1.2.7 VHDL操作符 12

1.2.8 VHDL的属性 14

1.3 VHDL的顺序语句 16

1.3.1赋值语句 16

1.3.2流程控制语句 16

1.3.3 WAIT语句 22

1.3.4 ASSERT（断言）语句 22

1.3.5 NULL（空操作）语句 23

1.4并行语句 23

1.4.1 PROCESS（进程）语句 23

1.4.2块语句 25

1.4.3并行信号赋值语句 26

1.4.4子程序和并行过程调用语句 28

1.4.5元件例化（COMPONENT）语句 30

1.4.6生成语句 32

1.5 VHDL的库和程序包 34

1.5.1 VHDL库 35

1.5.2 VHDL程序包 35

1.6 VHDL仿真 36

1.6.1 VHDL仿真支持语句 36

1.6.2 VHDL测试平台软件的设计 38

第2章 门电路的设计 43

2.1用逻辑操作符设计门电路 43

2.1.1四-2输入与非门7400的设计 44

2.1.2六反相器7404的设计 44

2.2三态输出电路的设计 45

2.2.1同相三态输出门的设计 45

2.2.2三态输出与非门的设计 46

2.2.3集成三态输出缓冲器的设计 47

第3章 组合逻辑电路的设计 50

3.1算术运算电路的设计 50

3.1.1一般运算电路的设计 50

3.1.2集成运算电路的设计 58

3.2编码器的设计 62

3.2.1普通编码器的设计 62

3.2.2集成编码器的设计 65

3.3译码器的设计 69

3.3.1 4线-10线BCD译码器7442的设计 70

3.3.2 4线-16译码器74154的设计 71

3.3.3 3线-8线译码器74138的设计 72

3.3.4七段显示译码器7448的设计 74

3.4数据选择器的设计 76

3.4.1 8选1数据选择器74151的设计 76

3.4.2双4选1数据选择器74153的设计 77

3.4.3 16选1数据选择器161 mux的设计 78

3.4.4三态输出8选1数据选择器74251的设计 79

3.5数值比较器的设计 80

3.5.1 4位数值比较器7485的设计 81

3.5.2 8位数值比较器74684的设计 82

3.5.3带使能控制的8位数值比较器74686的设计 83

3.6奇偶校验器的设计 84

3.6.1 8位奇偶产生器／校验器74180的设计 84

3.6.2 9位奇偶产生器74280 85

3.7码转换器的设计 86

3.7.1 BCD编码之间的码转换器的设计 86

3.7.2数制之间的码转换器的设计 88

3.7.3明码与密码转换器的设计 92

第4章 触发器的设计 95

4.1 RS触发器的设计 95

4.1.1基本RS触发器的设计 95

4.1.2钟控RS触发器的设计 96

4.2 D触发器的设计 97

4.2.1 D锁存器的设计 98

4.2.2 D触发器的设计 98

4.2.3集成D触发器的设计 99

4.3 JK触发器的设计 100

4.3.1具有置位端的JK触发器7471的设计 100

4.3.2具有异步复位的JK触发器7472 101

4.3.3具有异步置位和共用异步复位与时钟的双JK触发器7478的设计 103

第5章 时序逻辑电路的设计 105

5.1数码寄存器的设计 105

5.1.1 8D锁存器74273的设计 105

5.1.2 8D锁存器（三态输出） 74373的设计 106

5.2移位寄存器的设计 107

5.2.1 4位移位寄存器74178的设计 107

5.2.2双向移位寄存器74194的设计 108

5.3计数器的设计 110

5.3.1十进制同步计数器（异步复位）74160的设计 110

5.3.2 4位二进制同步计数器（异步复位）74161的设计 112

5.3.3 4位二进制同步计数器（同步复位）74163的设计 114

5.3.4 4位二进制同步加／减计数器74191的设计 115

5.4专用数字电路的设计 116

5.4.1顺序脉冲发生器的设计 116

5.4.2序列信号发生器的设计 117

5.4.3伪随机信号发生器的设计 118

5.4.4序列信号检测器的设计 120

5.4.5流水灯控制器的设计 121

5.4.6抢答器的设计 122

5.4.7串行数据检测器的设计 124

第6章 存储器的设计 128

6.1 RAM的设计 128

6.2 ROM的设计 129

第7章 数字电路系统的设计 132

7.1数字电路系统的设计方法 132

7.1.1数字电路系统设计的图形编辑方式 132

7.1.2用元件例化方式实现系统设计 134

7.2 8位串行加法器的设计 136

7.2.1基本元件的设计 136

7.2.2 8位串行加法器的顶层设计 139

7.3 24小时计时器的设计 141

7.3.1分频器gen_ls的设计 142

7.3.2 60进制分频器的设计 142

7.3.3 24进制分频器的设计 143

7.3.4 24小时计时器的顶层设计 144

7.4万年历的设计 145

7.4.1控制器的设计 146

7.4.2数据选择器mux 4的设计 146

7.4.3数据选择器mux 16的设计 147

7.4.4年月日计时器的设计 148

7.4.5万年历的顶层设计 150

7.5倒计时器的设计 152

7.5.1控制器contr100 s的设计 152

7.5.2 60进制减法计数器的设计 153

7.5.3 24进制减法计数器的设计 154

7.5.4 100进制减法计数器的设计 155

7.5.5倒计时器的顶层设计 155

7.6交通灯控制器的设计 157

7.6.1 100进制减法计数器的设计 157

7.6.2控制器的设计 158

7.6.3交通灯控制器的顶层设计 159

7.7出租车计费器的设计 160

7.7.1计时器的设计 161

7.7.2计费器的设计 162

7.7.3出租车计费器的顶层设计 163

7.8波形发生器的设计 164

7.8.1计数器cnt256的设计 165

7.8.2存储器rom0的设计 166

7.8.3多路选择器mux _1的设计 168

7.8.4波形发生器的顶层设计 169

7.9数字电压表的设计 170

7.9.1分频器clkgen的设计 170

7.9.2控制器contr_ 2的设计 171

7.9.3存储器myrom_ dyb的设计 173

7.9.4数字电压表的顶层设计 175

7.10 8位十进制频率计设计 177

7.10.1测频控制信号发生器TESTCTC的设计 177

7.10.2十进制加法计数器CNT10X8的设计 178

7.10.3 8位十进制锁存器reg4x8的设计 180

7.10.4频率计的顶层设计 181

第8章 常用EDA软件 183

8.1 Quartus Ⅱ13.0软件 183

8.1.1 Quartus Ⅱ软件的主界面 183

8.1.2 Quartus Ⅱ的图形编辑输入法 184

8.1.3 Quartus Ⅱ的文本编辑输入法 197

8.1.4嵌入式逻辑分析仪的使用方法 199

8.1.5嵌入式锁相环的设计方法 202

8.1.6设计优化 206

8.1.7 Quartus Ⅱ的RTL阅读器 207

8.2 ModelSim 208

8.2.1 ModelSim的图形用户交互方式 208

8.2.2 ModelSim的交互命令方式 211

8.2.3 ModelSim的批处理工作方式 213

8.3基于MATLAB／DSP Builder的DSP模块设计 214

8.3.1设计原理 214

8.3.2 DSP Builder的层次设计 224

8.4 Nios Ⅱ嵌入式系统开发软件 225

8.4.1 Nios Ⅱ的硬件开发 225

8.4.2 Qsys系统的编译与下载 229

8.4.3 Nios Ⅱ嵌入式系统的软件调试 240

8.4.4 Nios Ⅱ的常用组件与编程 244

8.4.5基于Nios Ⅱ的Qsys系统应用 252

附录A VHDL的关键词 263

参考文献 264