Altera FPGA/CPLD设计 高级篇PDF电子书下载

第1章 可编程逻辑设计指导原则 1

1.1可编程逻辑基本设计原则 1

1.1.1面积和速度的平衡与互换原则 1

1.1.2硬件原则 11

1.1.3系统原则 13

1.1.4同步设计原则 17

1.2可编程逻辑常用设计思想与技巧 19

1.2.1乒乓操作 19

1.2.2串并转换 21

1.2.3流水线操作 22

1.2.4异步时钟域数据同步 23

1.3 Altera推荐的Coding Style 27

1.3.1 Coding Style的含义 27

1.3.2结构层次化编码（Hierarchical Coding） 27

1.3.3模块划分的技巧（Design Partitioning ） 29

1.3.4组合逻辑的注意事项 30

1.3.5时钟设计的注意事项 33

1.3.6全局异步复位资源 39

1.3.7判断比较语句case和if…else的优先级 39

1.3.8使用Pipelining技术优化时序 39

1.3.9模块复用与Resource Sharing 40

1.3.10逻辑复制 42

1.3.11香农扩展运算 43

1.3.12信号敏感表 46

1.3.13状态机设计的一般原则 46

1.3.14 Altera Megafunction资源的使用 48

1.3.15 三态信号的设计 49

1.3.16加法树的设计 49

1.4小结 52

1.5问题与思考 52

第2章Altera器件高级特性与应用 53

2.1时钟管理 53

2.1.1时序问题 53

2.1.2锁相环应用 60

2.2片内存储器 69

2.2.1 RAM的普通用法 69

2.2.2 RAM用做移位寄存器 73

2.2.3 RAM实现固定系数乘法 74

2.3数字信号处理 75

2.3.1 DSP块资源 75

2.3.2工具支持 79

2.3.3典型应用 79

2.4片外高速存储器 80

2.4.1存储器简介 80

2.4.2 ZBT SRAM接口设计 83

2.4.3 DDR SDRAM接口设计 85

2.4.4 QDR SRAM接口设计 99

2.4.5 DDR3、QDRⅡ+和RLDRAM Ⅱ+ 100

2.4.6软件支持和应用实例 100

2.5高速差分接口和DPA 102

2.5.1高速差分接口的需求 102

2.5.2器件的专用资源 102

2.5.3动态相位调整电路（DPA ） 109

2.5.4软件支持和应用实例 111

2.6高速串行收发器 115

2.7小结 116

2.8问题与思考 116

第3章LogicLock设计方法 117

3.1 LogicLock设计方法简介 117

3.1.1 LogicLock设计方法的目标 118

3.1.2 LogicLock设计流程 120

3.1.3 LogicLock设计方法支持的器件族 120

3.2 LogicLock区域 120

3.2.1 Region的类型与常用属性值 121

3.2.2 Region的创建方法 122

3.2.3 Region的层次结构 127

3.2.4指定Region的逻辑内容 128

3.3 LogicLock的约束注意事项 130

3.3.1约束优先级 130

3.3.2规划LogicLock区域 131

3.3.3向LogicLock区域中布置器件特性 131

3.3.4虚拟引脚（Virtual Pins ） 132

3.4反标注布线信息 133

3.4.1导出反标注布线信息 134

3.4.2导入反标注布线信息 136

3.5 LogicLock设计方法支持的Tcl Scripts 136

3.6 Quartus Ⅱ基于模块化的设计流程 137

3.7小结 147

3.8问题与思考 147

第4章 时序约束与时序分析 148

4.1时序约束与时序分析基础 148

4.1.1周期与最高频率 149

4.1.2利用QuartusⅡ工具分析设计 151

4.1.3时钟建立时间 154

4.1.4时钟保持时间 155

4.1.5时钟输出延时 155

4.1.6引脚到引脚的延迟 156

4.1.7 Slack 156

4.1.8时钟偏斜 157

4.1.9 Quartus Ⅱ时序分析工具和优化向导 157

4.2设置时序约束的常用方法 158

4.2.1指定全局时序约束 159

4.2.2指定个别时钟约束 163

4.3高级时序分析 171

4.3.1时钟偏斜 171

4.3.2多时钟域 173

4.3.3多周期约束 173

4.3.4伪路径 180

4.3.5修正保持时间违例 182

4.3.6异步时钟域时序分析 183

4.4最小化时序分析 184

4.5使用Tcl工具进行高级时序分析 185

4.6 TimeQuest简介 186

4.7小结 189

4.8问题与思考 189

第5章 设计优化 190

5.1解读设计 190

5.1.1内部时钟域 191

5.1.2多周期路径和伪路径 192

5.1.3 I/O接口的时序要求 193

5.1.4平衡资源的使用 193

5.2设计优化的基本流程和首次编译 194

5.2.1设计优化基本流程 194

5.2.2首次编译的约束和设置 195

5.2.3查看编译报告 197

5.3资源利用优化 199

5.3.1设计代码优化 200

5.3.2资源重新分配 200

5.3.3解决互连资源紧张的问题 202

5.3.4逻辑综合面积优化 202

5.3.5网表面积优化 206

5.3.6寄存器打包 208

5.3.7 Quartus Ⅱ中的资源优化顾问 210

5.4 I/O时序优化 210

5.4.1执行时序驱动的编译 210

5.4.2使用IOE中的触发器 211

5.4.3可编程输入/输出延时 214

5.4.4使用锁相环对时钟移相 216

5.4.5其他I/O时序优化方法 217

5.5最高时钟频率优化 218

5.5.1设计代码优化 218

5.5.2逻辑综合速度优化 224

5.5.3布局布线器设置 226

5.5.4网表优化和物理综合 227

5.5.5使用LogicLock对局部进行优化 232

5.5.6位置约束、手动布局和反标注 233

5.5.7 Quartus Ⅱ中的时序优化顾问 234

5.6使用DSE工具优化设计 235

5.6.1为什么需要DSE 235

5.6.2什么是DSE,如何使用 235

5.7如何减少编译时间 237

5.8设计优化实例 238

5.9小结 241

5.10问题与思考 242

第6章Altera其他高级工具 243

6.1命令行与Tcl脚本 243

6.1.1命令行脚本 244

6.1.2 Tcl脚本 248

6.1.3使用命令行和Tcl脚本 252

6.2 HardCopy流程 253

6.2.1结构化ASIC 253

6.2.2 HardCopy器件 256

6.2.3 HardCopy设计流程 258

6.3基于Nios Ⅱ处理器的嵌入式系统设计 261

6.3.1 Nios Ⅱ处理器系统 261

6.3.2 Avalon交换结构 264

6.3.3使用SOPC Builder构建系统硬件 267

6.3.4 Nios Ⅱ IDE集成开发环境 270

6.3.5 Nios Ⅱ系统典型应用 276

6.4 DSP Builder工具 279

6.4.1 DSP Builder设计流程 279

6.4.2与SOPC Builder一起构建系统 283

6.5小结 284

6.6问题与思考 284

第7章FPGA系统级设计技术 285

7.1信号完整性及常用I/O电平标准 285

7.1.1信号完整性 285

7.1.2单端标准 290

7.1.3差分标准 294

7.1.4伪差分标准 297

7.1.5片上终端电阻 297

7.2电源完整性设计 298

7.2.1电源完整性 298

7.2.2同步翻转噪声 299

7.2.3非理想回路 302

7.2.4低阻抗电源分配系统 305

7.3功耗分析和热设计 309

7.3.1功耗的挑战 309

7.3.2 FPGA的功耗 309

7.3.3热设计 311

7.4 SERDES与高速系统设计 313

7.4.1 SERDES的基本概念 314

7.4.2 Altera Stratix IV GX中SERDES的基本结构 317

7.4.3典型高速系统应用框图举例 323

7.4.4高速PCB设计注意事项 327

7.5小结 329

7.6问题与思考 330