Xilinx可编程逻辑器件设计与开发 基础篇PDF电子书下载

第1章Spartan-3系列FPGA 1

1.1 Spartan-3系列内部结构 2

1.1.1可配置逻辑模块（CLB） 2

1.1.2时钟资源 7

1.1.3数字时钟管理器（DCM） 10

1.1.4 BRAM （Block RAM）模块 13

1.1.5嵌入式硬核乘法器 14

1.1.6 IOB模块 15

1.2 Spartan-3型FPGA 18

1.3 Spartan-3E型FPGA 19

1.4扩展Spartan-3A型FPGA 19

1.5小结 21

第2章 Spartan-6系列FPGA 22

2.1 Spartan-6系列内部模块 23

2.1.1可配置逻辑模块（CLB） 23

2.1.2时钟资源 27

2.1.3时钟管理器（CMT） 33

2.1.4 BRAM （Block RAM）模块 41

2.1.5 DSP模块XtremeDSP 44

2.1.6 SelectIO资源 47

2.1.7 MCB模块 56

2.1.8 GTP模块 56

2.1.9 PCIe端点模块 57

2.2 Spartan-6 LX/LXT型FPGA 58

2.3小结 58

第3章Virtex-4系列FPGA 59

3.1 ASMBL架构 60

3.2 Virtex-4内部模块 61

3.2.1可配置逻辑模块（CLB） 61

3.2.2时钟资源 66

3.2.3数字时钟管理器（DCM） 70

3.2.4相位匹配时钟分频器（PMCD） 71

3.2.5 BRAM（Block RAM）模块 72

3.2.6 DSP模块XtremeDSP 74

3.2.7 SelectIO模块 78

3.2.8 RocketIO模块 86

3.2.9以太网（Ethernet MAC）模块 88

3.2.10处理器核（PowerPC405 ） 91

3.3 Virtex-4 LX型FPGA 92

3.4 Virtex-4 SX型FPGA 92

3.5 Virtex-4 FX型FPGA 93

3.6小结 94

第4章Virtex-5系列FPGA 95

4.1 Virtex-5系列器件内部逻辑结构 97

4.1.1可配置逻辑模块（CLB ） 97

4.1.2时钟资源 102

4.1.3 Select IO技术 108

4.1.4 Rocket I/O技术 114

4.1.5嵌入式DSP模块 115

4.1.6嵌入式PCIe模块 117

4.1.7嵌入式PowerPC模块 118

4.2 Virtex-5 LX 119

4.3 Virtex-5 LXT 120

4.4 Virtex-5 SXT 120

4.5 Virtex-5 TXT 121

4.6 Virtex-5 FXT 122

4.7小结 123

第5章Virtex-6系列FPGA 124

5.1 Virtex-6内部模块 125

5.1.1可配置逻辑模块（CLB） 125

5.1.2时钟资源 130

5.1.3混合模式时钟管理器（MMCM） 135

5.1.4 BRAM （Block RAM）模块 139

5.1.5 DSP模块XtremeDSP 140

5.1.6 SelectIO模块 146

5.1.7 GTX模块 152

5.1.8 GTH模块 155

5.1.9以太网（Ethernet MAC）模块 155

5.1.10 PCIe端点模块 158

5.2 Virtex-6 LXT型FPGA 158

5.3 Virtex-6 SXT型FPGA 159

5.4 Virtex-6 HXT型FPGA 159

5.5小结 161

第6章Xilinx ISE 11.x开发流程 162

6.1设计输入 163

6.1.1设计要求 163

6.1.2认识ISE软件界面 168

6.1.3创建工程 169

6.2添加约束 172

6.2.1引脚约束 173

6.2.2时序约束 176

6.3 XST综合 182

6.3.1 XST综合属性设置 182

6.3.2 XST综合流程 190

6.4实现 192

6.4.1翻译阶段 193

6.4.2映射阶段 195

6.4.3布局布线阶段 199

6.5 ISim仿真 202

6.5.1添加仿真文件 202

6.5.2行为仿真 203

6.5.3时序仿真 203

6.6 iMPACT编程与配置 204

6.6.1使用iMPACT生成FPGA配置文件 204

6.6.2使用iMPACT生成PROM编程文件 204

6.6.3使用iMPACT配置/编程 207

6.7小结 209

第7章ISE 11.x的辅助设计工具 210

7.1 IP核生成工具和结构化设计向导 210

7.1.1用Core Generator建立一个工程 212

7.1.2用Core Generator生成存储器 216

7.1.3用Core Generator生成时钟管理单元 224

7.2 FPGA底层编辑器（FPGA Editor） 241

7.2.1认识FPGA Editor底层编辑器 242

7.2.2 FPGA底层编辑器设计实例 245

7.3 RTL寄存器传输级原理图查看器 251

7.3.1 RTL寄存器传输级原理图查看器的使用 251

7.3.2 RTL寄存器传输级原理图查看器的使用技巧 256

7.4 Technology门级原理图查看器 258

7.4.1利用Technology原理图查看器进行层次分析 258

7.4.2利用Technology原理图辅助时序分析 262

7.5小结 265

第8章 编程与配置 266

8.1 Xilinx FPGA的配置模式 266

8.1.1主动串行模式 267

8.1.2被动串行模式 270

8.1.3主动并行模式 271

8.1.4被动并行模式 272

8.1.5边界扫描模式 275

8.1.6高级配置模式——SPI 277

8.1.7高级配置模式——BPI 281

8.1.8高级配置模式——System ACE 283

8.2 Xilinx FPGA器件的配置流程 283

8.3 Xilinx FPGA器件配置的硬件方案 285

8.4 Xilinx器件的配置文件 287

8.5 iMPACT软件简介 290

8.6小结 296

第9章ChipScope Pro调试设计 297

9.1 ChipScope Pro相关IP核 299

9.2 ChipScope Pro核生成器 302

9.2.1 ICON属性 303

9.2.2 ILA属性 304

9.2.3 VIO属性 307

9.2.4 ATC2属性 308

9.2.5 ChipScope Pro内核生成器应用实例 311

9.3 ChipScope Pro内核插入器 318

9.4 ChipScope Pro分析仪 328

9.5利用FPGA Editor修改Chipscope Pro核信号连接 335

9.6小结 336

第10章 PlanAhead工具应用 337

10.1 PlanAhead开发流程 337

10.2 PlanAhead输入、输出文件 338

10.3用PlanAhead进行RTL代码开发与分析 340

10.4应用PlanAhead进行1/O规划 354

10.5 PlanAhead与时序分析 363

10.6应用PlanAhead进行布局规划 368

10.7 PlanAhead与ChipScope 372

10.8 PlanAhead导入导出功能 380

10.9小结 380

第11章 第三方仿真工具ModelSim 381

11.1 ISE 11.x支持的仿真工具 382

11.2 ModelSim仿真库的建立 382

11.3认识ModelSim常用窗口 387

11.4 ModelSim功能仿真 394

11.4.1基于Verilog的功能仿真 394

11.4.2基于VHDL的功能仿真 395

11.4.3基本功能仿真流程 395

11.4.4 ModelSim的项目管理 400

11.4.5自定义仿真库 403

11.5 ModelSim时序仿真 405

11.5.1基于Verilog的时序仿真 405

11.5.2基于VHDL的时序仿真 406

11.5.3基本时序仿真流程 407

11.5.4 SDF时序标注文件 409

11.6 ModelSim波形编辑器与仿真 410

11.6.1用波形编辑器创建激励的步骤 410

11.6.2 VCD文件 412

11.7用命令行方式进行仿真 414

11.7.1常用命令介绍 414

11.7.2命令行仿真实例 416

11.7.3 ModelSim中的do文件 416

11.8 ISE与ModelSim协同仿真 417

11.9 ModelSim仿真存储器 420

11.10 VHDL/Verilog混合仿真 425

11.11仿真结果的存储 426

11.12小结 428

第12章PicoBlaze 8位微控制器 430

12.1 PicoBlaze特性 430

12.2 PicoBlaze硬件基本结构 431

12.2.1 PicoBlaze功能模块说明 431

12.2.2 PicoBlaze接口信号 432

12.2.3 PicoBlaze指令集 433

12.2.4 PicoBlaze中断 437

12.2.5 PicoBlaze Scratchpad RAM——暂存器 438

12.2.6 PicoBlaze输入/输出端口 440

12.2.7 PicoBlaze指令存储器配置方式 443

12.3 PicoBlaze性能 445

12.4 PicoBlaze在FPGA设计中的应用 445

12.5 PicoBlaze开发工具 447

12.5.1 KCPSM3开发工具 447

12.5.2 Mediatronix pBlazIDE开发工具 448

12.6 PicoBlaze设计开发包 450

12.7 PicoBlaze设计实例 451

12.8小结 458