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第1章 绪论 1

1.1 VHDL的发展 1

1.2 VHDL的特点 1

1.3 VHDL设计流程 2

1.3.1 接受设计任务 3

1.3.2 确定功能要求 3

1.3.3 进行设计 3

1.3.4 源代码模拟 3

1.3.5 综合、优化和布局布线 3

1.3.6 布局布线后的设计模拟 3

1.3.7 器件编程 3

1.4 VHDL综合工具 4

1.4.1 QuartusⅡ综合工具 4

1.4.2 ISE综合工具 6

1.4.3 ModelSim仿真工具 6

1.5 CPLD和FPGA概述 6

1.5.1 GAL元件 6

1.5.2 CPLD 6

1.5.3 FPGA 7

第2章 VHDL语法基础 8

2.1 VHDL描述结构 8

2.1.1 库描述 8

2.1.2 实体 8

2.1.3 结构体 8

2.2 结构体的描述 9

2.3 进程 10

2.3.1 进程语句的格式 10

2.3.2 进程的敏感表 10

2.4 VHDL数据对象 11

2.4.1 信号 11

2.4.2 变量 11

2.4.3 常量 11

2.4.4 TO和DOWNTO关键字 12

第3章 数据类型 13

3.1 基本数据类型 13

3.1.1 整型数据（INTEGER） 13

3.1.2 实型数据（REAL＆FLOATING） 13

3.1.3 位和位矢量（BIT＆BIT_VECTOR） 14

3.1.4 布尔类型数据（BOOLEAN） 14

3.1.5 字符与字符串（CHARACTER＆STRING） 14

3.1.6 物理类型（PHYSICAL） 14

3.1.7 自然数和正整数（NATURAL＆POSITIVE） 15

3.2 自定义数据类型 15

3.2.1 枚举类型 16

3.2.2 整数类型 16

3.2.3 实数类型和浮点类型 16

3.2.4 数组类型 16

3.2.5 存取类型 17

3.2.6 文件类型 17

3.2.7 记录类型（RECORD） 18

3.2.8 时间类型（TIME） 18

3.3 数据类型转换 19

3.3.1 使用转换函数 19

3.3.2 使用类型标记法转换数据类型 20

第4章 VHDL操作符及属性 21

4.1 VHDL操作符 21

4.1.1 赋值操作符 21

4.1.2 逻辑操作符 21

4.1.3 算术操作符 22

4.1.4 关系操作符 23

4.1.5 移位操作符 24

4.1.6 连接操作符 24

4.1.7 操作符重载 25

4.2 VHDL的属性 26

4.2.1 预定义属性 26

4.2.2 值类型属性 26

4.2.3 函数类型属性 27

4.2.4 信号类型属性 30

4.2.5 TYPE类型属性 31

4.2.6 RANGE类型属性 31

4.2.7 用户自定义属性 32

4.3 GENERIC参数传递 32

4.4 VHDL设计实例 33

4.4.1 十六进制7段译码器 33

4.4.2 16位乘16位的乘法器 34

4.4.3 波形发生器 35

第5章 VHDL中的顺序语句 38

5.1 信号赋值语句和变量赋值语句 38

5.2 WAIT语句 39

5.2.1 WAIT ON 39

5.2.2 WAIT UNTIL 40

5.2.3 WAITFOR 40

5.2.4 多条件等待语句 41

5.2.5 超时等待的处理 41

5.3 IF语句 41

5.4 CASE语句 44

5.5 LOOP语句 46

5.5.1 FOR LOOP循环 47

5.5.2 WHILE LOOP循环 47

5.6 NEXT语句 48

5.7 EXIT语句 49

5.8 RETURN语句 49

5.9 NULL语句 50

5.10 过程调用语句 51

5.11 断言语句 52

5.12 REPORT语句 53

第6章 VHDL中的并行语句 56

6.1 进程语句 56

6.2 块语句 58

6.3 并行信号代入语句 60

6.3.1 并发信号代入语句 61

6.3.2 条件信号代入语句 62

6.3.3 选择信号代入语句 63

6.4 并行断言语句 64

6.5 并行过程调用语句 65

6.6 参数传递语句 66

6.7 元件例化语句 67

6.8 生成语句 69

6.8.1 FOR-GENERATE模式的生成语句 69

6.8.2 IF-GENERATE模式 71

第7章 VHDL子程序和元件例化 74

7.1 程序包 74

7.1.1 程序包的说明 75

7.1.2 程序包体的描述 75

7.1.3 程序包的使用 76

7.2 层次化建模和元件例化 76

7.2.1 层次化建模 77

7.2.2 元件声明 77

7.2.3 端口映射 78

7.2.4 GENERIC映射 79

7.3 函数和过程 80

7.3.1 函数 80

7.3.2 全局函数和局部函数 81

7.3.3 过程 81

7.3.4 全局过程和局部过程 82

7.3.5 子程序的重载 82

7.3.6 函数和过程的比较 83

7.4 元件配置和子程序应用实例 83

7.4.1 元件例化实例 83

7.4.2 函数应用实例 86

第8章 组合逻辑电路设计 88

8.1 门电路 88

8.1.1 二输入与门电路 88

8.1.2 二输入或门电路 89

8.1.3 二输入与非门电路 90

8.1.4 二输入或非门电路 92

8.1.5 反相门电路 94

8.1.6 二输入异或门电路 95

8.1.7 三输入与非门电路 96

8.2 编码器和译码器 97

8.2.1 编码器 97

8.2.2 译码器 101

8.3 多路选择器 102

8.4 运算器 105

8.4.1 比较器 105

8.4.2 加法器 106

8.4.3 求补器 107

8.5 三态门 107

第9章 时序逻辑电路的设计 109

9.1 触发器 109

9.1.1 D触发器 109

9.1.2 JK触发器 110

9.1.3 T触发器 112

9.1.4 锁存器 113

9.2 寄存器和移位寄存器 114

9.2.1 寄存器 114

9.2.2 移位寄存器 115

9.3 计数器 118

9.3.1 同步计数器 119

9.3.2 异步计数器 120

9.4 分频器 122

第10章 有限状态机 129

10.1 有限状态机概述 129

10.2 有限状态机的建模 129

10.2.1 状态的处理 130

10.2.2 模型的构建 130

10.3 状态编码 131

10.3.1 顺序码 131

10.3.2 枚举类型的编码 131

10.3.3 一位有效编码 131

10.3.4 综合工具的设置 131

10.3.5 定义编码方式的语法格式 132

10.3.6 初始化有限状态机 132

10.4 有限状态机的设计实例 133

10.4.1 Moore有限状态机 133

10.4.2 Mealy有限状态机 135

10.4.3 交通信号灯 137

10.4.4 硬币兑换机 140

第11章 扩频通信技术 144

11.1 分频器 144

11.1.1 偶数分频器的设计 144

11.1.2 奇数分频器的设计 145

11.1.3 半整数分频器的设计 148

11.1.4 大数目分频器的设计 149

11.2 循环冗余校验（CRC） 151

11.2.1 CRC的基本原理 151

11.2.2 CRC的实现方法 152

11.2.3 CRC程序的实现 152

11.3 快速加法器 153

11.3.1 并行加法器 154

11.3.2 流水线加法器 156

第12章 SAP-1 CPU电路设计 159

12.1 SAP-1 CPU及计算机的组成结构简介 159

12.2 SAP-1 CPU指令、寻址法、程序设计 161

12.3 16x8的ROM设计与仿真 162

12.4 SAP-1 CPU设计与仿真 164

12.4.1 SAP-1指令周期 164

12.4.2 SAP-1 CPU设计 165

12.4.3 CPU设计的完整代码 172

参考文献 175