LatticeFPGA/CPLD设计 基础篇PDF电子书下载

第1章 FPGA/CPLD简介 1

1.1 可编程逻辑设计技术简介 1

1.1.1 可编程逻辑器件发展简史 1

1.1.2 可编程逻辑器件的分类 2

1.2 FPGA/CPLD的基本结构 2

1.2.1 FPGA的基本结构 3

1.2.2 CPLD的基本结构 6

1.2.3 FPGA和CPLD的比较 8

1.3 FPGA/CPLD的设计流程 10

1.4 FPGA/CPLD的常用开发工具 13

1.5 下一代可编程逻辑设计技术展望 16

1.5.1 下一代可编程逻辑器件硬件上的发展趋势 17

1.5.2 下一代EDA软件设计方法发展趋势 24

1.6 小结 27

1.7 问题与思考 28

第2章 Lattice可编程逻辑器件的结构和特点 29

2.1 CPLD器件 29

2.1.1 ispMACH 4000 CPLD的结构和特点 30

2.1.2 未来CPLD的替代产品MachXO 31

2.1.3 MachXO2系列器件 35

2.2 FPGA器件 35

2.2.1 非易失（Non-Volatile）XP/XP2系列FPGA 36

2.2.2 高性价比的ECP2M/ECP3系列FPGA 40

2.2.3 即将面世的ECP4系列FPGA 43

2.3 可编程数模混合器件 44

2.3.1 可编程电源管理芯片的结构和特点 44

2.3.2 可编程时钟管理芯片的结构和特点 48

2.4 小结 50

2.5 问题与思考 51

第3章 ispLEVER FPGA开发流程入门 52

3.1 ispLEVER FPGA开发流程概述 52

3.2 ispLEVER的安装和在线更新 53

3.2.1 ispLEVER的安装 53

3.2.2 ispLEVER许可证的获取和设置 57

3.2.3 ispLEVER 8.0的在线更新 59

3.3 设计输入：异步FIFO的设计 60

3.3.1 异步FIFO规格定义 61

3.3.2 异步FIFO方案设计 62

3.3.3 异步FIFO上板测试方案设计 63

3.4 ispLEVER工程管理 65

3.5 FIFO的功能仿真 69

3.6 综合（Synthesis） 73

3.7 数据库生成（Build Database） 74

3.8 设计约束 75

3.9 映射（MAP） 79

3.10 布局布线（Place＆Route） 81

3.11 静态时序分析 83

3.12 时序仿真 84

3.13 生成位流文件 87

3.14 下载调试 87

3.15 小结 97

3.16 问题与思考 98

第4章 ispLEVER FPGA开发流程进阶 99

4.1 ispLEVER软件的选择 99

4.2 综合（Synthesis）高级选项设置 100

4.2.1 综合流程的选择 101

4.2.2 综合选项列表 102

4.2.3 综合选项的选择 105

4.3 网表转换（Build Database）选项设置 109

4.4 映射（MAP）选项设置 111

4.5 布局布线（Place＆Route）选项设置 116

4.5.1 布局布线概述 117

4.5.2 布局布线可配置选项 119

4.5.3 布局过程和不同算法 122

4.5.4 布线过程和不同算法 124

4.5.5 多种子运行考虑 129

4.5.6 拥塞设计 131

4.5.7 保持时间违例自动修正 133

4.6 FPGA设计约束 136

4.6.1 FPGA设计约束的表现形式 136

4.6.2 Design Planner集成环境概述 137

4.6.3 Design Planner各种设计约束说明 138

4.7 下载文件约束 154

4.8 FPGA设计检查 156

4.8.1 【Project Summary】报告 157

4.8.2 【Synthesis and Ngdbuild Report】报告 157

4.8.3 【Build Database Report】报告 161

4.8.4 【Map Report】报告 161

4.8.5 【Map Trace Report】报告 163

4.8.6 【Place＆Route Report】报告 163

4.8.7 【PAD Specification File】报告 164

4.8.8 【Place＆Route TRACE Report】报告 165

4.8.9 【I/O SSO Analysis Report】报告 165

4.9 FPGA设计工程管理 165

4.9.1 ispLEVER工程版本发布 166

4.9.2 个性化环境设置 168

4.9.3 Search Path和Verilog Variables的设置 170

4.10 小结 171

4.11 问题与思考 172

第5章 Lattice常用辅助设计工具 173

5.1 设计规划（Design Planner） 174

5.1.1 启动Design Planner 174

5.1.2 Spreadsheet View 176

5.1.3 Package View 175

5.1.4 Pre-Mapped View 178

5.1.5 Post-Mapped View 183

5.1.6 Floorplan View 183

5.1.7 Physical View 186

5.1.8 Path Tracer 189

5.1.9 Timing Analyzer 191

5.2 EPIC 193

5.2.1 启动EPIC 193

5.2.2 EPIC的设计检查功能 195

5.2.3 EPIC的ECO功能 199

5.3 EBR初始化工具和初始化文件生成工具 208

5.4 静态时序分析 211

5.4.1 fMAX分析 213

5.4.2 tCO分析 214

5.4.3 tSU、tHD分析 215

5.4.4 tP2P分析 215

5.4.5 tPD分析 215

5.5 功耗计算器（Power Calculator） 216

5.5.1 功耗计算的相关概念 216

5.5.2 功耗计算器的操作 217

5.6 保持时间违例自动修正（Auto Hold Time Correction） 221

5.7 时钟加速（Clock Boosting） 222

5.8 输出IBIS模型 223

5.9 反标管脚信息（Backannotate Assignments） 223

5.10 小结 223

5.11 问题与思考 224

第6章 Lattice FPGA/CPLD的加载配置 225

6.1 常见的加载配置方法 225

6.1.1 JTAG加载配置方法 227

6.1.2 CPU模拟JTAG口进行远程在线加载 230

6.1.3 Slave-Serial加载方法 234

6.1.4 SPI串行Flash加载方法 238

6.2 加载配置文件的类型和生成方法 243

6.3 Lattice CPLD/FPGA的高级加载配置特性 246

6.3.1 双启动 246

6.3.2 非易失器件的SDM 248

6.3.3 加载过程中I/O的锁定和配置 248

6.3.4 透明在线升级TFR 251

6.3.5 加密特性 252

6.3.6 休眠与激活 252

6.4 ispVM加载配置软件的使用方法 252

6.4.1 双启动的加载 253

6.4.2 TFR加载 255

6.5 小结 257

6.6 问题与思考 257

第7章 Lattice IP开发工具 258

7.1 IP的基本概念、Lattice可用的IP分类 258

7.1.1 可参数化模块 259

7.1.2 ispLEVER Core IP 260

7.1.3 ispLEVER Core第三方IP 262

7.1.4 参考设计 262

7.1.5 嵌入式CPU 263

7.2 IPexpress——Lattice的IP管理和开发工具 263

7.2.1 IPexpress的启动 263

7.2.2 IPexpress的使用 264

7.2.3 IPexpress中IP列表的下载和更新 268

7.3 使用Lattice可参数化模块、IP的设计流程 269

7.3.1 模块和IP的例化 270

7.3.2 模块和IP的仿真 271

7.3.3 ispLEVER Core IP的评估模式 276

7.4 在ModelSim中编译和添加Lattice仿真库 277

7.4.1 编译Verilog仿真库文件 278

7.4.2 编译VHDL仿真库文件 283

7.4.3 ispLEVER提供的加密、已编译仿真库 285

7.4.4 让ModelSim启动时默认调用Lattice器件仿真库 286

7.4.5 在ModelSim中进行后仿真 287

7.5 小结 289

7.6 问题与思考 289

第8章 第三方EDA工具 290

8.1 第三方EDA工具综述 290

8.2 仿真的概念 291

8.2.1 仿真简介 291

8.2.2 仿真的切入点 292

8.3 ModelSim仿真工具 294

8.3.1 ModelSim仿真工具的不同版本 294

8.3.2 ModelSim的图形用户界面 295

8.3.3 ModelSim仿真的基本步骤 309

8.3.4 ModelSim仿真操作实例 323

8.3.5 ModelSim仿真工具部分高级应用 330

8.4 Active-HDL仿真工具 338

8.4.1 Active-HDL仿真工具的不同版本 340

8.4.2 Active-HDL的图形用户界面概述 342

8.4.3 Active-HDL的基本仿真步骤 344

8.5 Synplify/Synplify Pro综合工具 369

8.5.1 Synplify/Synplify Pro的功能与特点 369

8.5.2 Synplify Pro的用户界面 375

8.5.3 Synplify Pro综合流程 378

8.6 小结 400

8.7 问题与思考 400

第9章 Lattice系列FPGA开发系统 402

9.1 评估板综述 402

9.2 ECP3评估板 404

9.2.1 LFE3-95E-SP-EVN 405

9.2.2 LFE3-150EA-IO-EVN 406

9.2.3 LFE3-95E-V-EVN 408

9.3 ECP2M评估板 410

9.3.1 LFE2M35(50)E-P4-EV 410

9.3.2 LFE2M35(50)E-S-EV 411

9.3.3 LFE2M35E-V-EV 413

9.4 ECP2评估板 414

9.4.1 LFE2-50E-H-EV 415

9.4.2 LFE2-50E-L-EV 416

9.4.3 LFE2-50E-D-EV 418

9.5 SC/M评估板 419

9.5.1 LFSC25E-H-EV 420

9.5.2 LFSC25E-P1-EV 421

9.5.3 LFSC80E-P4-EV 423

9.6 XP2评估板 424

9.7 XP评估板 426

9.8 ECP/EC评估板 427

9.9 XO评估板及其他评估板 428

9.10 小结 430

9.11 问题与思考 430