零基础学FPGA 基于Altera FPGA器件&Verilog HDL语言PDF电子书下载

第1章 FPGA的开发流程和开发工具 1

1.1 FPGA概述 1

1.1.1 FPGA的发展 1

1.1.2 FPGA的生产厂家及其产品 2

1.2 FPGA的开发流程 4

1.2.1 FPGA的设计方法 4

1.2.2 典型FPGA的开发流程 5

1.2.3 基于FPGA的SOC设计方法 9

1.2.4 基于IP核的设计方法 9

1.3 FPGA的常用开发工具 11

1.3.1 代码输入工具 12

1.3.2 综合工具 13

1.3.3 仿真工具 13

1.3.4 实现与优化工具 14

1.3.5 EDA工具 14

1.4 实践拓展 15

1.5 思考与练习 16

第2章 Altera FPGA的硬件结构 17

2.1 主流高端FPGA——Stratix和Stratix Ⅱ 17

2.1.1 Stratix器件 17

2.1.2 Stratix Ⅱ器件 27

2.2 Stratix Ⅳ FPGA器件 29

2.2.1 Stratix Ⅳ FPGA的核心架构 30

2.2.2 Stratix Ⅳ FPGA TriMatrix存储器 31

2.3 主流低端FPGA——Cyclone和Cyclone Ⅱ 32

2.3.1 Cyclone器件 32

2.3.2 Cyclone Ⅱ器件 36

2.4 Cyclone Ⅳ器件 37

2.5 实例：FPGA最小系统设计 38

2.6 实践拓展 46

2.7 思考与练习 47

第3章 Verilog HDL的基本知识 48

3.1 Verilog HDL简介 48

3.2 Verilog HDL的开发流程 49

3.3 Verilog HDL的基本概念 50

3.3.1 程序格式 50

3.3.2 注释、间隔符和标识符 51

3.3.3 数值和字符串 53

3.3.4 数据类型 55

3.3.5 编译指令 56

3.3.6 系统任务和函数结构 59

3.3.7 运算符和表达式 63

3.4 行为级描述 66

3.4.1 过程结构 66

3.4.2 语句块 67

3.4.3 时序控制 68

3.4.4 赋值语句 71

3.4.5 分支语句 75

3.4.6 循环控制语句 78

3.4.7 任务与函数 80

3.5 结构级描述 81

3.5.1 模块级建模 81

3.5.2 门级建模 82

3.6 实例：交通灯控制器设计 83

3.7 实践拓展 86

3.8 思考与练习 87

第4章 设计综合、优化和验证 88

4.1 Verilog HDL语言综合 88

4.1.1 综合的基本概念 88

4.1.2 可综合的Verilog HDL结构 89

4.1.3 可综合的Verilog HDL操作符 90

4.1.4 通常忽略的Verilog HDL结构 90

4.1.5 不可综合的Verilog HDL结构 90

4.2 Verilog HDL语言设计优化 91

4.2.1 公因子和公共子表达式 91

4.2.2 循环语句优化 91

4.2.3 触发器和锁存器的优化 92

4.2.4 算术表达式优化 92

4.2.5 运算符优化 93

4.2.6 其他优化方式 93

4.3 实例：阶乘模型 95

4.4 功能验证 96

4.4.1 验证方法学 96

4.4.2 搭建一个简单TestBench 97

4.5 实例：移位寄存器的测试程序 99

4.6 实践拓展 100

4.7 思考与练习 102

第5章 基于Altera FPGA的开发流程 103

5.1 Quartus Ⅱ软件功能与特点 103

5.2 Quartus Ⅱ软件安装与授权 105

5.2.1 Quartus Ⅱ软件的安装过程 105

5.2.2 Quartus Ⅱ软件的授权文件 108

5.2.3 在Quartus Ⅱ软件中指定授权文件 109

5.3 Quartus Ⅱ软件的用户界面 110

5.4 Quartus Ⅱ软件开发流程 113

5.4.1 图形用户界面设计流程 113

5.4.2 EDA工具设计流程 115

5.4.3 命令行设计流程 117

5.5 设计输入 118

5.5.1 建立工程 119

5.5.2 建立设计文件 120

5.5.3 指定初始设计的约束条件 121

5.6 设计综合 122

5.6.1 使用Quartus Ⅱ的集成综合 123

5.6.2 使用其他EDA综合工具 123

5.7 布局布线 124

5.7.1 设置布局布线参数 125

5.7.2 物理综合优化参数设置 127

5.7.3 分析适配结果 129

5.7.4 优化适配 131

5.8 仿真验证 135

5.8.1 使用EDA工具进行仿真设计 135

5.8.2 使用Quartus Ⅱ仿真器进行仿真设计 138

5.9 编程与配置 139

5.10 实例：3线-8线译码器电路设计 142

5.11 IP核 149

5.11.1 IP核的基本概念与分类 149

5.11.2 Altera公司的IP核及其使用流程 150

5.11.3 OpenCore的安装 151

5.12 实践拓展 151

5.13 思考与练习 154

第6章 基于Quartus Ⅱ的时序约束与分析 155

6.1 时序约束与时序分析的基本概念 155

6.1.1 周期和最高频率 155

6.1.2 时钟建立时间和保持时间 156

6.1.3 时钟到输出延时和引脚到引脚延时 157

6.1.4 时钟偏斜 157

6.2 时序约束的设置 158

6.2.1 设置全局时序约束 158

6.2.2 设置个别时序约束 162

6.3 静态时序分析报告 166

6.4 实例：定位到Floorplan 168

6.5 实例：定位到工艺映射查看器 169

6.6 其他场景时序分析方法 171

6.6.1 多时钟域场景时序分析 171

6.6.2 多周期约束 171

6.6.3 异步时钟域时序分析 173

6.7 最小化时序分析 173

6.8 实践拓展 174

6.9 思考与练习 175

第7章 基于ModeSim的仿真 176

7.1 ModelSim简介 176

7.2 ModelSim仿真软件的安装 177

7.3 ModelSim图形用户界面 180

7.4 ModelSim的基本仿真方法 180

7.5 实例：分频电路的图形界面仿真 180

7.6 实例：分频电路的命令行方式仿真 189

7.7 实例：分频电路的TestBench仿真 191

7.8 ModelSim仿真工具高级操作 195

7.8.1 force命令 195

7.8.2 DO文件 195

7.8.3 modelsim.ini文件 196

7.8.4 SDF文件 196

7.9 在ModelSim SE中创建Altera的仿真库 196

7.10 实践拓展 198

7.11 思考与练习 201

第8章 设计技巧及风格 202

8.1 Verilog HDL设计进阶 202

8.1.1 状态机设计 202

8.1.2 速度与面积原则 206

8.1.3 流水线设计 206

8.1.4 异步时钟域设计 208

8.1.5 乒乓操作 210

8.2 实例：串并转换 211

8.3 层次化的设计 214

8.4 FIFO设计 215

8.5 实例：同步FIFO设计 216

8.6 实例：异步FIFO设计 219

8.7 时钟设计 223

8.7.1 数字锁相环介绍 223

8.7.2 全局时钟网络应用设计 224

8.8 复位设计 225

8.8.1 同步复位 225

8.8.2 异步复位 226

8.9 编码风格 226

8.9.1 coding style的意义 226

8.9.2 可重用设计 227

8.9.3 组合逻辑设计 228

8.9.4 同步逻辑设计 229

8.9.5 信号敏感列表 231

8.9.6 状态机设计的一般原则 231

8.9.7 三态信号的设计 232

8.10 实践拓展 233

8.11 思考与练习 233

第9章 基于Quartus Ⅱ的设计优化 234

9.1 设计分析 234

9.1.1 时钟资源分析 234

9.1.2 I/O接口分析 235

9.1.3 最差路径分析 235

9.2 设计优化基础 236

9.2.1 设计优化基本流程 237

9.2.2 首次编译的约束设置 237

9.2.3 查看编译报告 239

9.3 资源优化 241

9.4 时钟频率优化 244

9.4.1 设计优化 244

9.4.2 布局布线工具设置 245

9.4.3 网表优化和物理综合 246

9.4.4 使用LogicLock优化 247

9.5 增量编译 249

9.6 实例计数器设计 250

9.7 实践拓展 254

9.8 思考与练习 254

第10章 Quartus Ⅱ的常用辅助设计工具 255

10.1 引脚验证 255

10.1.1 验证流程 255

10.1.2 验证结果分析 256

10.2 代码辅助工具 258

10.2.1 RTL用户界面 258

10.2.2 原理图选择 260

10.2.3 原理图关联 262

10.2.4 使用RTL Viewer辅助定位问题 264

10.3 SignalProbe及SignalTap Ⅱ逻辑分析器 264

10.3.1 SignalProbe 264

10.3.2 SignalTap Ⅱ逻辑分析器 265

10.4 Chip Editor底层编辑器 268

10.4.1 Chip Editor功能 269

10.4.2 Chip Editor视图 269

10.4.3 Chip Editor编辑使用方法 271

10.4.4 Chip Editor应用 273

10.5 实例：状态机设计 273

10.6 实践拓展 281

10.7 思考与练习 282

第11章 Altera器件的其他特性 283

11.1 时钟管理 283

11.1.1 Altera器件的时钟资源 283

11.1.2 基于Altera器件的时钟分配及管理 284

11.2 片内存储资源 287

11.2.1 Altera器件的主要存储资源 287

11.2.2 Altera主要存储资源的使用 288

11.2.3 Altera器件存储资源的优化 293

11.3 常用通信IP CORE 293

11.3.1 主要通信用IP CORE 293

11.3.2 FFT IP CORE 294

11.3.3 内部DSP使用 296

11.4 常用存储控制器 296

11.4.1 QDR SRAM控制器 296

11.4.2 DDR控制器 299

11.5 高速接口 300

11.5.1 SPI-4接口 300

11.5.2 Serdes接口 302

11.6 实例：异步接口转换设计 302

11.7 实践拓展 311

11.8 思考与练习 312

第12章 Altera其他高级工具 313

12.1 HardCopy流程 313

12.2 基于Nios Ⅱ处理器的嵌入式系统设计 314

12.2.1 Nios CPU 314

12.2.2 Avalon总线 315

12.2.3 软件开发流程与方法 315

12.2.4 外设及中断 316

12.3 DSP Builder工具 317

12.3.1 DSP Builder软件安装与设置 317

12.3.2 DSP Builder设计流程 318

12.4 SOPC Builder 321

12.4.1 SOPC技术 321

12.4.2 SOPC Builder使用 321

12.4.3 SOPC设计流程 323

12.5 实例：基于Nios系统开发 324

12.6 实践拓展 332

12.7 思考与练习 332

第13章 SDRAM控制器设计 333

13.1 规格说明 333

13.1.1 SDRAM芯片特性 333

13.1.2 设计要求 334

13.2 控制器分析及系统架构 335

13.2.1 控制器分析 335

13.2.2 控制器实现架构设计 337

13.3 程序设计 338

13.4 验证环境搭建 342

13.5 系统验证 343

13.6 综合布线 344

13.7 实践拓展 345

13.8 思考与练习 346

参考文献 347