Verilog HDL实验练习与语法手册 第2版PDF电子书下载

目录 1

第一部分　设计示范与实验练习 1

练习一　简单的组合逻辑设计 1

练习二　简单分频时序逻辑电路的设计 4

练习三　利用条件语句实现计数分频时序电路 6

练习四　阻塞赋值与非阻塞赋值的区别 8

练习五　用always块实现较复杂的组合逻辑电路 10

练习六　在Verilog HDL中使用函数 13

练习七　在Verilog HDL中使用任务task声明语句 15

练习八　利用有限状态机进行时序逻辑的设计 18

练习九　利用状态机实现比较复杂的接口设计 21

练习十　通过模块实例调用实现大型的设计 26

练习十一　简单卷积器的设计 34

练习十二　利用SRAM设计一个FIFO 50

第二部分　Verilog硬件描述语言参考手册 60

一、关于IEEE 1364标准 60

三、语法总结 61

二、Verilog简介 61

四、编写Verilog HDL源代码的标准 64

五、设计流程 65

六、按字母顺序查找部分 66

七、编译器指示（Compiler Directives） 138

八、系统任务和函数（System Task and Function） 143

第三部分　IEEE Verilog 1364-2001标准简介 164

一、Verilog语言发展历史回顾 164

二、IEEE 1364-2001 Verilog标准的目标 164

三、新标准使建模性能得到很大提高 165

四、提高了ASIC/FPGA应用的正确性 176

五、编程语言接口（PLI）方面的改进 179

六、总结 179

附录一 A/D转换器的Verilog HDL模型和建立模型所需要的技术参数 180

附录二 2K×8位异步CMOS静态RAM HM-65162模型 185

参考文献 191